非交叠时钟信号产生电路的制作方法

1.本发明涉及电路设计技术领域，特别涉及一种非交叠时钟信号产生电路。


背景技术：

2.在驱动电路、开关电容电路的等电路中，需要两个或多个不同相位的信号对晶体管进行控制。在驱动电路中，若以简单的pwm调制信号对上管、下管进行控制，有时会出现信号交叠现象，使得上下两管同时导通，发生穿通现象，电源到地之间发生短路，流过较大电流，造成较大功耗，并有可能导致功率管发生误动作；在开关电容电路中，若采用未经处理的非交叠时钟信号，则会发生时钟馈通等非理想状态。
3.图1示出了根据现有技术的非交叠时钟信号产生电路的示意图。如图1所示，该电路的输入端接收输入时钟信号clk，输入端分别与缓冲器11和反相器12相连，输出端分别接反相器13和反相器14，缓冲器11与反相器13之间依次接有与非门g1和延时模块dly1，反相器12与反相器14之间依次接有与非门g2和延时模块dly2，与非门g1的另一个输入端与延时模块dly2和反相器14的中间节点b相连，与非门g2的另一个输入端与延时模块dly1和反相器13的中间节点a相连，该电路的输出端为反相器13与反相器14的输出端，分别用于输出相位不交叠的时钟信号ph1和时钟信号ph2。
4.图2示出了根据现有技术的非交叠时钟信号产生电路的时序图。其中，t为输入时钟信号clk的周期，td1为时钟信号clk1到节点a的延迟时间，td2为时钟信号clk2到节点b的延迟时间。节点a的下降沿出现在节点b的上升沿到达td1后，要使节点a的逻辑电平下降，时钟信号clk1和节点b的逻辑电平需要同时为1，节点b的上升沿在时钟信号clk1的上升沿之后出现，因此只要节点b的逻辑电平变为1，与非门g1输出的逻辑电平就会变为0，经过时间td1，传递到节点a。同样，节点b的下降沿出现在节点a的上升沿到达td2后，具体原理同上，此处不再赘述。由于时钟信号ph1和时钟信号ph2的逻辑电平分别与节点a、节点b的逻辑电平反相，因此，时钟信号ph1的上升沿出现在时钟信号ph2的下降沿到达td1后，时钟信号ph2的上升沿出现在时钟信号ph1的下降沿到达td2后，由于时钟信号ph1或者时钟信号ph2都要等待另一时钟信号关断td1或者td2后才开启，所以它们的开启不会发生交叠，不交叠的时间是td1或者td2。
5.节点a的上升沿出现在时钟信号clk1的下降沿到达td1后，因为节点a的逻辑电平要下降，只需节点b或者时钟信号clk1的任意一个的逻辑电平下降即可，时钟信号clk1的下降沿出现早于节点b，因此，当时钟信号clk1下降，与非门g1输出的逻辑电平就会变为1，经过td1的延时后传递到节点a。同理，节点b的上升沿出现在时钟信号clk2的下降沿到达td2后。通过推导得到，时钟信号ph1的脉冲宽度为t/2-td2，时钟信号ph2的脉冲宽度为t/2-td1。
6.综上，传统的非交叠时钟信号产生电路需要大量的数字逻辑电路、延时电路，结构复杂，所需要的电路规模较大，因此，有待提出一种新的非交叠时钟信号产生电路以解决上述问题。


技术实现要素：

7.鉴于上述问题，本发明的目的在于提供一种非交叠时钟信号产生电路，从而可以在降低电路复杂度以及减小电路规模的基础上产生非交叠时钟信号。
8.根据本发明的一方面，提供一种非交叠时钟信号产生电路，用于基于输入时钟信号产生第一时钟信号和第二时钟信号，其中，所述第一时钟信号和所述第二时钟信号的相位不交叠，包括：第一时钟电路，包括第一充放电模块和第一电压转换模块，所述第一充放电模块用于根据所述输入时钟信号的同相信号对第一节点和第二节点进行充放电，以得到第一节点电压和第二节点电压，所述第一电压转换模块用于将所述第一节点电压和第二节点电压转换成方波信号，以得到所述第一时钟信号；以及第二时钟电路，包括第二充放电模块和第二电压转换模块，所述第二充放电模块用于根据所述输入时钟信号的反相信号对第三节点和第四节点进行充放电，以得到第三节点电压和第四节点电压，所述第二电压转换模块用于将所述第三节点电压和第四节点电压转换成方波信号，以得到所述第二时钟信号，其中，通过设置所述第一时钟电路的第一节点电压和第二节点电压与所述第二时钟电路的第三节点电压和第四节点电压之间的充放电速度差异来实现所述第一时钟信号和第二时钟信号的相位不交叠。
9.可选地，当所述输入时钟信号由高电平翻转为低电平时，所述第二节点电压的充电时间小于所述第三节点电压的放电时间，使得所述第二时钟信号的上升沿相对于所述第一时钟信号的下降沿延迟第一时间，当所述输入时钟信号由低电平翻转为高电平时，所述第四节点电压的充电时间小于所述第一节点电压的放电时间，使得所述第二时钟信号的下降沿相对于所述第一时钟信号的上升沿延迟第二时间。
10.可选地，非交叠时钟信号产生电路还包括缓冲器，用于接收所述输入时钟信号，并根据所述输入时钟信号提供所述输入时钟信号的同相信号；反相器，用于接收所述输入时钟信号，并根据所述输入时钟信号提供所述输入时钟信号的反相信号。
11.可选地，所述第一充放电模块包括第一晶体管，其栅端连接至所述缓冲器的输出端，源端连接至电源；第二晶体管，其栅端连接至所述缓冲器的输出端，源端接地；第一限流电阻，连接在所述第一晶体管的漏端和所述第二晶体管的漏端之间，其中，所述第一晶体管与所述第一限流电阻相连的节点为所述第一节点，所述第二晶体管与所述第一限流电阻相连的节点为所述第二节点。
12.可选地，所述第一电压转换模块包括第三晶体管，其栅端连接至所述第一节点，源端连接至所述电源；第四晶体管，其栅端连接至所述第二节点，源端接地，其中，所述第三晶体管的漏端和所述第四晶体管的漏端相连的第五节点提供所述第一时钟信号。
13.可选地，所述第一晶体管和所述第三晶体管为pmos管，所述第二晶体管、所述第四晶体管为nmos管。
14.可选地，所述第二充放电模块包括：第五晶体管，其栅端连接至所述反相器的输出端，源端连接至所述电源；第六晶体管，其栅端连接至所述反相器的输出端，源端接地；第二限流电阻，连接在所述第五晶体管的漏端和所述第六晶体管的漏端之间，其中，所述第五晶体管与所述第二限流电阻相连的节点为所述第三节点，所述第六晶体管与所述第二限流电阻的相连节点为所述第四节点。
15.可选地，所述第二电压转换模块包括：第七晶体管，其栅端连接至所述第三节点，
源端连接至所述电源；第八晶体管，其栅端连接至所述第四节点，源端接地，其中，所述第七晶体管的漏端和所述第八晶体管的漏端相连的第六节点提供所述第二时钟信号。
16.可选地，所述pmos管和所述nmos管设置为流经所述pmos管的电流大于流经所述nmos管的电流。
17.本发明提供的非交叠时钟信号产生电路通过设置第一时钟电路的第一节点电压和第二节点电压与第二时钟电路的第三节点电压和第四节点电压之间的充放电速度差异来实现所述第一时钟信号和第二时钟信号的相位不交叠，结构简单，需要的电路规模也较小。
附图说明
18.通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：
19.图1示出了根据现有技术的非交叠时钟信号产生电路的示意图；
20.图2示出了根据现有技术的非交叠时钟信号产生电路的时序图；
21.图3示出了根据本发明实施例的非交叠时钟信号产生电路的示意图；
22.图4示出了根据本发明实施例的第一时钟信号电路的时序图；
23.图5示出了根据本发明实施例的非交叠时钟信号产生电路的时序图。
具体实施方式
24.以下将参照附图更详细地描述本发明的各种实施例。在各个附图中，相同的元件或者模块采用相同或类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。
25.应当理解，在以下的描述中，“电路”可包括单个或多个组合的硬件电路、可编程电路、状态机电路和/或能存储由可编程电路执行的指令的元件。当称元件或电路“连接到”另一元件或称元件或电路“连接在”两个节点之间时，它可以直接耦合或连接到另一元件或者可以存在中间元件，元件之间的连接可以是物理上的、逻辑上的，或者其结合。相反，当称元件“直接耦合到”或“直接连接到”另一元件时，意味着两者不存在中间元件。
26.同时，在本专利说明书及权利要求当中使用了某些词汇来指称特定的组件。本领域普通技术人员应当可理解，硬件制造商可能会用不同的名词来称呼同一个组件。本专利说明书及权利要求并不以名称的差异来作为区分组件的方式，而是以组件在功能上的差异来作为区分的准则。
27.此外，还需要说明的是，在本文中，诸如第一和第二之类的关系术语仅仅用来将一个实体或者操作与另一个实体或者操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其它变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个
……”
限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
28.图3示出了根据本发明实施例的非交叠时钟信号产生电路的示意图。如图3所示，
非交叠时钟信号产生电路100包括第一时钟电路110、第二时钟电路120、缓冲器130以及反相器140。
29.缓冲器130的输入端接收输入输时钟信号clk，用于根据输入时钟信号clk提供与输入时钟信号clk的同相的时钟信号clk1至第一时钟电路110。
30.反相器140的输入端接收输入输时钟信号clk，用于根据输入时钟信号clk提供与输入时钟信号clk的反相的时钟信号clk2至第二时钟电路120。
31.第一时钟电路110包括充放电模块111、电压转换模块112，充放电模块111用于根据时钟信号clk1对节点a1和节点b1进行充放电，以得到节点电压va1和节点电压vb1，电压转换模块112用于将节点电压va1和节点电压vb1转换成方波信号，以得到时钟信号vout1。其中，充放电模块111包括晶体管mp1、晶体管mn1以及限流电阻r1，电压转换模块112包括晶体管mp2、晶体管mn2。
32.晶体管mp1和晶体管mn1的栅端连接至缓冲器130的输出端，晶体管mp1的源端连接至电源vcc，漏端与晶体管mn1的漏端之间接有限流电阻r1，晶体管mn1的源端接地，限流电阻r1与晶体管mp1相连的中间节点a1连接至晶体管mp2的栅端，晶体管mp2的源端连接至电源vcc，漏端与晶体管mn2的漏端相连，限流电阻r1与晶体管mn1相连的中间节点b1连接至晶体管mn2的栅端，晶体管mn2的源端接地，晶体管mp2与晶体管mn2相连的中间节点c1用作第一时钟电路110的输出端，用于输出时钟信号vout1。
33.第二时钟电路120包括充放电模块121、电压转换模块122，充放电模块121用于根据时钟信号clk2对节点a2和节点b2进行充放电，以得到节点电压va2和节点电压vb2，电压转换模块122用于将节点电压va2和节点电压vb2转换成方波信号，以得到时钟信号vout2。其中，充放电模块121包括晶体管mp3、晶体管mn3以及限流电阻r2，电压转换模块122包括晶体管mp4、晶体管mn4。
34.晶体管mp3和晶体管mn3的栅端连接至反相器140的输出端，晶体管mp3的源端连接至电源vcc，漏端与晶体管mn3的漏端之间接有限流电阻r2，晶体管mn3的源端接地，限流电阻r2与晶体管mp2相连的中间节点a2连接至晶体管mp4的栅端，晶体管mp4的源端连接至电源vcc，漏端与晶体管mn4的漏端相连，限流电阻r2与晶体管mn3相连的中间节点b2连接至晶体管mn4的栅端，晶体管mn4的源端接地，晶体管mp4与晶体管mn4相连的中间节点c2用作第二时钟电路120的输出端，用于输出时钟信号vout2。
35.进一步地，上述所述的晶体管mp1至晶体端mp4为pmos管，晶体管mn1至晶体管mn4为nmos管。
36.图4示出了根据本发明实施例的第一时钟信号电路的时序图。为了更好的理解本发明实施例提供的时钟电路，下面结合图4以第一时钟电路110为例来说明本发明实施例的时钟电路的工作方式。
37.当第一时钟信号工作于第一工作模式时，时钟信号clk1的电压在第一电压vdd与vdd-vgsthp之间，此时晶体管mn1导通，晶体管mp1关断，节点a1、节点b1的电压为低电平，导致晶体管mp2导通，晶体管mn2关断，节点c1输出的时钟信号vout1为高电平，其中，vdd-vgsthp为第一电压vdd与pmos管的阈值电压之差。
38.当第一时钟信号工作于第二工作模式时，时钟信号clk1的电压在vdd-vgsthp与nmos管的阈值电压vgsthn之间，且时钟信号clk1由高电平转变为低电平，时钟信号clk1同
时满足nmos管和pmos的导通条件，此时晶体管mp1导通，电源vcc通过晶体管mp1提供的低阻通路对节点a1充电，节点a1的电压快速升高，将晶体管mp2关断，此时晶体管mn1仍处于导通状态，节点b1对地放电，且由于限流电阻r1的限流作用，电源vcc对节点b1的充电速度较慢，节点b1的电压在时钟信号clk1低于nmos管的阈值电压vgsthn且经过第一预定时间后才会升高，使得晶体管mp2和晶体管mn2处于关断状态，节点c1输出的时钟信号vout1维持高电平。节点b1的电压升高后晶体管mn2导通，节点c1输出的时钟信号vout1跳变为低电平。
39.当第一时钟信号工作于第三工作模式时，时钟信号clk1的电压在nmos管的阈值电压vgsthn与零之间，此时晶体管mp1导通，晶体管mn1关断，使得节点a1、节点b1的电压均为高电平，导致晶体管mp2关断，晶体管mn2导通，节点c1输出低电平的时钟信号vout1。
40.当第一时钟信号工作于第四工作模式时，时钟信号clk1的电压在nmos管的阈值电压vgsthn与vdd-vgsthp与之间，且时钟信号clk1由低电平转变为高电平，时钟信号clk1同时满足nmos管和pmos的导通条件，此时晶体管mn1导通，节点b1通过晶体管mn1提供的对地低阻通路放电，使得节点b1的电压快速降低，将晶体管mn2关断，此时晶体管mp1处于导通状态，电源vcc对节点a1充电，且由于限流电阻r1的限流作用，节点a1对地的放电速度较慢，节点a1的电压在时钟信号clk1高于vdd-vgsthp之后需要经过第二预定时间才会降低，使得晶体管mp2和晶体管mn2先是均处于关断状态，节点c1输出的时钟信号vout1维持低电平，当节点a1的电压降低后晶体管mp2导通，节点c1输出低电平的时钟信号vout1跳变为高电平。
41.第一工作模式对应图4中的t1-t2阶段；第二工作模式对应图4中的t2-t4阶段，其中，节点a1的电压上升时间为t2-t3，节点b1的电压上升时间为t3-t4；第三工作模式对应图4中的t4-t5阶段；第四工作模式对应图4中的t5-t7阶段，其中，节点a1的电压下降时间为t6-t7，节点b1的电压下降时间为t5-t6。
42.图5示出了根据本发明实施例的非交叠时钟信号产生电路的时序图。为了更好的理解本发明实施例提供的非交叠时钟信号产生电路，下面结合图5说明本发明实施例的非交叠时钟信号产生电路工作方式。
43.在t0-t1阶段，时钟信号clk1的电压为第一电压vdd，时钟信号clk2的电压为0v，此时晶体管mp1关断、晶体管mn1导通，晶体管mp3导通、晶体管mn3关断，使得节点a1、节点b1为低电平，节点a2、节点b2为高电平，导致晶体管mp2导通、晶体管mn2关断，晶体管mp4关断、晶体管mn4导通，节点c1输出的时钟信号vout1为高电平，节点c2输出的时钟信号vout2为低电平。
44.在t1-t2阶段，时钟信号clk1的电压从第一电压vdd向vdd-vgsthp下降，时钟信号clk2的电压从零向nmos管的阈值电压vgsthn上升，此时晶体管mp1关断、晶体管mn1导通，晶体管mp3导通、晶体管mn3关断，使得节点a1、节点b1为低电平，节点a2、节点b2为高电平，导致晶体管mp2导通、晶体管mn2关断，晶体管mp4关断、晶体管mn4导通，节点c1输出的时钟信号vout1为高电平，节点c2输出的时钟信号vout2为低电平。
45.在t2-t3阶段，时钟信号clk1的电压从vdd-vgsthp向nmos管的阈值电压vgsthn下降，时钟信号clk2的电压从nmos管的阈值电压vgsthn向vdd-vgsthp上升，此时，晶体管mp1、晶体管mn1、晶体管mp3、晶体管mn3同时处于导通状态，节点a1由电源vcc进行充电，使得节点a1的电压被晶体管mp1拉到高电平，将晶体管mp2关断，节点b1仍然通过晶体管mn1对地放电，维持于低电平，使得晶体管mn2关断，节点b2被晶体管mn3拉低至低电平，使晶体管mn4关
断，节点a2仍有电源vcc通过晶体管mp3对其充电，使其维持于高电平，导致晶体管mp4关断，此时时钟信号vout1和时钟信号vout2维持在之前的状态。
46.在t3-t4阶段，时钟信号clk1的电压在nmos管的阈值电压vgsthn与零之间，时钟信号clk2的电压在vdd-vgsthp与第一电压vdd之间，晶体管mp1导通，晶体管mn1关断，电源vcc通过晶体管mp1、限流电阻r1组成的通路对节点b1充电，节点b1的电压逐渐上升；晶体管mp3关断，晶体管mn3导通，节点a2通过限流电阻r2、晶体管mn3组成的通路对地放电，节点a2的电压逐渐下降。在本发明实施例中，流经pmos管的电流略大于流经nmos管的电流，因此，节点b1的电压上升时间t3-t4小于节点a2的电压下降时间t3-t5，所以，在t4时刻，晶体管mn2导通，时钟信号vout1降低至低电平，在t5时刻，晶体管mp4导通，时钟信号vout2上升至高电平，时钟信号vout1的下降沿与时钟信号vout2的上升沿之间有t4-t5阶段的余量，使得时钟信号vout1和时钟信号vout2的相位不交叠。
47.在t6-t7阶段，时钟信号clk1的电压从nmos管的阈值电压vgsthn向vdd-vgsthp上升，时钟信号clk2的电压从vdd-vgsthp向nmos管的阈值电压vgsthn下降，晶体管mp1和晶体管mn1、晶体管mp3和晶体管mn3同时处于导通状态，节点b1被晶体管mn1拉到低电平，使晶体管mn2关断，节点a1仍有电源vcc通过晶体管mp1对其充电，维持于高电平，使晶体管mp2继续保持关断，节点a2被晶体管mp3拉到高电平，使得晶体管mp4关断，节点b2仍在通过晶体管mn3对地放电，维持于低电平，使得晶体管mn4继续保持关断，此时时钟信号vout1和时钟信号vout2维持在之前的状态。
48.在t7-t8阶段，时钟信号clk1的电压在vdd-vgsthp与第一电压vdd之间，时钟信号clk2的电压在nmos管的阈值电压vgsthn与零之间，晶体管mp1关断，晶体管mn1导通，节点a1通过限流电阻r1、晶体管mn1组成的通路对地放电，节点a1的电压逐渐下降。晶体管mp3导通，晶体管mn3关断，电源vcc通过晶体管mp3、限流电阻r2组成的通路对节点b2充电，节点b2的电压逐渐上升。节点b2的电压上升时间t7-t8小于节点a1的电压下降时间t7-t9，因此，t8时刻晶体管mn4导通，时钟信号vout2降低至低电平，t9时刻晶体管mp2导通，时钟信号vout1上升至高电平，时钟信号vout2的下降沿与时钟信号vout1的上升沿之间有t8-t9的余量，使得时钟信号vout1和时钟信号vout2的相位不交叠。
49.综上，根据本发明实施例提供的非交叠时钟信号产生电路100通过设置第一时钟电路110的节点电压va1和节点电压vb1与所述第二时钟电路120的节点电压va2和节点电压vb2之间的充放电速度差异来实现时钟信号vout1和时钟信号vout2的相位不交叠，结构简单，需要的电路规模也较小。
50.依照本发明的实施例如上文，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明的保护范围应当以本发明权利要求及其等效物所界定的范围为准。