一种小数分频锁相环及其反馈时钟生成电路的制作方法

1.本发明涉及锁相环领域，特别是涉及一种反馈时钟生成电路，本发明还涉及一种小数分频锁相环。


背景技术：

2.锁相环通常用于将输入的参考时钟信号的频率翻转指定倍数后进行输出，当指定倍数存在小数部分时，则称该锁相环为小数分频锁相环，理想状态下，反馈时钟与参考时钟信号应该保持波形与相位的一致，然而现有的小数分频锁相环中，反馈时钟与参考时钟信号存在着明显的相位误差，并且现有技术也缺少一种成熟的电路来消除两者的相位误差，导致小数分频锁相环输出信号的频率精度较低。
3.因此，如何提供一种解决上述技术问题的方案是本领域技术人员目前需要解决的问题。


技术实现要素：

4.本发明的目的是提供一种反馈时钟生成电路，保证中间时钟信号的周期为参考时钟周期的一半，最后通过二分频便可以得到波形与相位均与参考时钟信号相同的反馈时钟信号，从而消除了两者的相位误差，提升了小数分频锁相环输出信号的频率精度；本发明的另一目的是提供一种包括上述反馈时钟生成电路的小数分频锁相环，保证中间时钟信号的周期为参考时钟周期的一半，最后通过二分频便可以得到波形与相位均与参考时钟信号相同的反馈时钟信号，从而消除了两者的相位误差，提升了小数分频锁相环输出信号的频率精度。
5.为解决上述技术问题，本发明提供了一种反馈时钟生成电路，包括：
6.累加器，用于在每个参考时钟周期累加一次所在小数分频锁相环的目标倍频倍数的小数值，将最新的累加结果的小数部分对应的数字信号发送至相位误差消除电路，在所述累加结果的整数部分进位时发送进位信号至分频与时序控制电路；
7.与所述小数分频锁相环中压控振荡器的输出端连接的分频与时序控制电路，用于基于所述小数分频锁相环的输出时钟信号，根据所述小数分频锁相环的分频比以及所述进位信号，通过分频的方式生成多个频率相同且相位不同的分频时钟信号；
8.相位误差消除电路，用于在所述累加器发送的数字信号以及所述分频时钟信号的控制下，生成周期为所述参考时钟周期一半且每周期的低电平脉宽与对应的所述累加结果的小数部分成正比的中间时钟信号；
9.输出端与所述小数分频锁相环的鉴相器的输入端连接的二分频电路，用于将所述中间时钟信号进行二分频后得到反馈时钟信号。
10.优选地，所述相位误差消除电路包括数模转换器dac、多个通道选择电路以及电平控制电路；
11.所述dac包括与自身的数字输入信号的位数相同的多个数模转换子电路；
12.所述通道选择电路一一对应地与所述数模转换子电路连接，用于在多个所述分频时钟信号以及对应位的所述数字信号的控制下，选择自身连接的所述数模转换子电路的其中一路输入端与所述电平控制电路的连通状态；
13.所述电平控制电路，用于在多个所述分频时钟信号以及与各个所述数据转换子电路的连通状态的控制下，生成周期为所述参考时钟周期一半且每周期的低电平脉宽与对应的所述累加结果的小数部分成正比的中间时钟信号；
14.其中，每个所述数模转换子电路中电流沉的电流值大小不同。
15.优选地，所述分频与时序控制电路包括：
16.第一输入端与所述小数分频锁相环中压控振荡器的输出端连接，第二输入端与所述累加器连接的吞脉冲电路，用于在未接收到所述进位信号时将所述输出时钟信号透传至输出端，在接收到所述进位信号时将所述输出时钟信号的下一个上升沿去除后传输至输出端；
17.分频比产生电路，用于根据所述目标倍频倍数产生分频比；
18.输入端分别与所述吞脉冲电路以及所述分频比产生电路连接的多模分频器，用于基于所述吞脉冲电路发送的输出时钟信号，根据所述分频比，通过分频的方式生成多个频率相同且相位不同的分频时钟信号。
19.优选地，所述分频时钟信号为三个；
20.所述通道选择电路包括电源、第一pmos，第二pmos、第一nmos、第二nmos、第三nmos、第四nmos、第一非门以及第二非门，所述数模转换子电路包括第三pmos、第四pmos以及电流沉，所述电平控制电路包括第五pmos、第六pmos、第七pmos、第五nmos、第六nmos、第七nmos、第三非门以及参考电压源；
21.所述第一pmos的源极、所述第二pmos的源极、所述第三pmos的源极所述第五pmos的源极、所述第六pmos的源极、所述第七pmos的源极以及所述第七nmos的源极均与所述电源连接，所述第一pmos的栅极、所述第一非门的正极、所述第三nmos的栅极以及所述第七pmos的栅极均与第二分频时钟信号连接，所述第一nmos的栅极与第三分频时钟信号连接，所述第二非门的正极与所述数字输入信号的对应位连接，所述第一pmos的漏极分别与所述第二pmos的栅极、所述第四pmos的栅极、所述第一nmos的漏极以及所述第四nmos的漏极连接，所述第二pmos的漏极分别与所述第二nmos的漏极以及所述第三pmos的栅极连接，所述第一nmos的源极以及所述第二nmos的源极均接地，所述第一非门的负极与所述第二nmos的栅极连接，所述第三pmos的漏极分别与自身所在的所述模数转换子电路中的所述电流沉的正极以及所述第四pmos的漏极连接，所述电流沉的负极接地，所述第二非门的负极与所述第四nmos的栅极连接，所述第四nmos以及所述第三nmos的漏极连接，所述第三nmos的源极接地，所述第七pmos的漏极分别与所述第五nmos的漏极、所述第七nmos的漏极以及各个所述第四pmos的源极连接，所述第六pmos的栅极以及所述第三非门的正极均与第二分频时钟信号连接，所述第六pmos的漏极分别与所述第五pmos的栅极以及所述第五nmos的源极连接，所述第五pmps的漏极、所述第七nmos的栅极以及所述第六nmos的漏极共同作为所述电平控制电路的输出端，所述参考电压源与所述第五nmos的栅极连接，所述第六nmos的源极、所述第五nmos的接地端以及所述第七nmos的接地端均接地。
22.优选地，三个所述分频时钟信号中，所述第一分频时钟信号以及所述第二分频时
钟信号的低电平脉宽均为所述压控振荡器输出的所述输出时钟信号的时钟周期，所述第三分频时钟信号的低电平脉宽为所述输出时钟信号的时钟周期的二倍，所述第一分频时钟信号以及所述第三分频时钟信号的相位相等，所述第二分频时钟信号的相位落后于所述第一分频时钟信号一个所述输出时钟信号的时钟周期。
23.优选地，所述dac为8位dac。
24.优选地，各个所述电流沉的电流值大小为：
[0025]2n-1
*i0；
[0026]
其中，n为电流沉所在的所述数模转换子电路对应的所述数字输入信号的位数序号，i0为预设基准电流值。
[0027]
优选地，所述相位误差消除电路以及所述二分频电路的电源为第一独立电源，所述分频与时序控制电路的电源为第二独立电源。
[0028]
优选地，所述小数分频锁相换中的所述压控振荡器的电源为第三独立电源，所述小数分频锁相换中的所述鉴相器以及电荷泵的电源为第四独立电源。
[0029]
为解决上述技术问题，本发明还提供了一种小数分频锁相环，包括如上所述的反馈时钟生成电路。
[0030]
本发明提供了一种反馈时钟生成电路，考虑到小数分频的反馈时钟与参考时钟的相位误差会随着时间累计并且呈周期性，这样的信号经过环路滤波器再去控制压控振荡器时，周期性的相位误差信号必然会调制压控振荡器，导致压控振荡器的输出相位噪声严重恶化；本技术中的相位误差消除电路能够在分频与时序控制电路输出的多个频率相同、相位不同的分频时钟信号的基础上，生成频率两倍于反馈时钟频率且低电平脉宽与累加器的值成正比的相位误差被补偿的脉冲信号，最后通过二分频便可以得到周期与相位均与参考时钟信号相同的反馈时钟信号，从而降低了小数分频锁相环输出信号的相位噪声。
[0031]
本发明还提供了一种小数分频锁相环，具有如上反馈时钟生成电路相同的有益效果。
附图说明
[0032]
为了更清楚地说明本发明实施例中的技术方案，下面将对现有技术和实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0033]
图1为本发明提供的一种反馈时钟生成电路的结构示意图；
[0034]
图2为传统的带相位误差消除功能的小数分频锁相环的结构示意图；
[0035]
图3为本发明提供的另一种反馈时钟生成电路的结构示意图；
[0036]
图4为本发明提供的一种相位误差消除电路的结构示意图；
[0037]
图5为本发明提供的一种反馈时钟生成电路的工作时序图。
具体实施方式
[0038]
本发明的核心是提供一种反馈时钟生成电路，保证中间时钟信号的周期为参考时钟周期的一半，最后通过二分频便可以得到波形与相位均与参考时钟信号相同的反馈时钟
信号，从而消除了两者的相位误差，提升了小数分频锁相环输出信号的频率精度；本发明的另一核心是提供一种包括上述反馈时钟生成电路的小数分频锁相环，保证中间时钟信号的周期为参考时钟周期的一半，最后通过二分频便可以得到波形与相位均与参考时钟信号相同的反馈时钟信号，从而消除了两者的相位误差，提升了小数分频锁相环输出信号的频率精度。
[0039]
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
[0040]
请参考图1，图1为本发明提供的一种反馈时钟生成电路的结构示意图，该反馈时钟生成电路包括：
[0041]
累加器1，用于在每个参考时钟周期累加一次所在小数分频锁相环的目标倍频倍数的小数值，将最新的累加结果的小数部分对应的数字信号发送至相位误差消除电路3，在累加结果的整数部分进位时发送进位信号至分频与时序控制电路2；
[0042]
与小数分频锁相环中压控振荡器的输出端连接的分频与时序控制电路2，用于基于小数分频锁相环的输出时钟信号，根据小数分频锁相环的分频比以及进位信号，通过分频的方式生成多个频率相同且相位不同的分频时钟信号；
[0043]
相位误差消除电路3，用于在累加器1发送的数字信号以及分频时钟信号的控制下，生成周期为参考时钟周期一半且每周期的低电平脉宽与对应的累加结果的小数部分成正比的中间时钟信号；
[0044]
输出端与小数分频锁相环的鉴相器的输入端连接的二分频电路4，用于将中间时钟信号进行二分频后得到反馈时钟信号。
[0045]
具体的，考虑到如上背景技术中的技术问题，又结合考虑到小数分频锁相环用于进行非整数的倍频，其原理是在一段长周期内，通过控制多模分频器在两种不同小周期内分别执行指定倍数的分频，来实现对于基准时钟信号的“非整数的倍频”，虽然在长周期内输出信号的频率为目标的“非整数倍”，然而聚焦到一小段周期内，输出信号的频率其实是整数倍的，因此在该小段周期内输出信号的频率其实是有误差的，不理想的，例如上述长周期为10s，每个小周期为1秒，目标倍频数为5.5倍，则前5个小周期内可进行5倍的倍频，而后5个小周期内可进行6倍的倍频，可见，随着小周期的累加，反馈时钟信号与参考时钟信号的相位误差便会递增，因此本技术欲通过调节中间时钟信号的低电平脉宽的方式，使得中间时钟信号的低电平脉宽与该周期对应的累加结果的小数部分成正比，从而得到周期为参考时钟周期一半的中间时钟信号，最后再通过二分频得到反馈时钟信号即可。
[0046]
其中，之所以选择通过对中间时钟信号二分频的方式得到反馈时钟信号，是因为参考时钟信号的高电平与低电平脉宽相等，因此通过对中间时钟信号二分频的方式得到的反馈时钟信号，与参考时钟信号的波形一致。
[0047]
其中，累加器1可以设置为无法存储大于1的数值，因此在其整数部分产生进位时便可以向分频与时序控制电路2发送进位信号。
[0048]
具体的，多个不同相位的分频时钟信号是用于通过其时序对相位误差消除电路3进行控制，以便相位误差消除电路3生成响应的中间时钟信号，分频时钟信号的数量可以进
行自主设计，本发明实施例在此不做限定。
[0049]
为了更好的对本发明实施例进行说明，请参考图2，图2为传统的带相位误差消除功能的小数分频锁相环的结构示意图，图2采用电流型dac来消除相位误差，相位误差消除发生在鉴频鉴相器之后，相位误差信号data控制dac的输出来补偿电荷泵的充电或放电电流，dac对应的某些位的开关打开或关断时引入的噪声直接进入电荷泵，影响相位误差消除效果，进而使相位噪声变大。
[0050]
本发明针对上述两点采取了下列措施：一是相位误差消除发生在鉴频鉴相器之前，相位误差消除电路直接对多模分频器的输出进行相位误差消除操作，相位误差消除电路的输出再经过2分频，产生相位误差很小甚至无相位误差的反馈时钟，最后与参考时钟一起进入鉴频鉴相器进行比较。
[0051]
本发明提供了一种反馈时钟生成电路，考虑到小数分频的反馈时钟与参考时钟的相位误差会随着时间累计并且呈周期性，这样的信号经过环路滤波器再去控制压控振荡器时，周期性的相位误差信号必然会调制压控振荡器，导致压控振荡器的输出相位噪声严重恶化；本技术中的相位误差消除电路能够在分频与时序控制电路输出的多个频率相同、相位不同的分频时钟信号的基础上，生成频率两倍于反馈时钟频率且低电平脉宽与累加器的值成正比的相位误差被补偿的脉冲信号，最后通过二分频便可以得到周期与相位均与参考时钟信号相同的反馈时钟信号，从而降低了小数分频锁相环输出信号的相位噪声。
[0052]
在上述实施例的基础上：
[0053]
为了更好地对本发明实施例进行说明，请参考图3以及图4，图3为本发明提供的另一种反馈时钟生成电路的结构示意图，图4为本发明提供的一种相位误差消除电路3的结构示意图，作为一种优选的实施例，相位误差消除电路3包括数模转换器dac、多个通道选择电路以及电平控制电路；
[0054]
dac包括与自身的数字输入信号的位数相同的多个数模转换子电路；
[0055]
通道选择电路一一对应地与数模转换子电路连接，用于在多个分频时钟信号以及对应位的数字信号的控制下，选择自身连接的数模转换子电路的其中一路输入端与电平控制电路的连通状态；
[0056]
电平控制电路，用于在多个分频时钟信号以及与各个数据转换子电路的连通状态的控制下，生成周期为参考时钟周期一半且每周期的低电平脉宽与对应的累加结果的小数部分成正比的中间时钟信号；
[0057]
其中，每个数模转换子电路中电流沉的电流值大小不同。
[0058]
具体的，在图2以及图3中，f
ref
为参考时钟信号，f
fb
为反馈时钟信号，f
out
为输出时钟信号，小数寄存器用于存储目标倍频倍数的小数部分，整数寄存器则用于存储目标倍频倍数的整数部分。
[0059]
具体的，参见图4可以直观的看出，每个数模转换子电路具有两个输入端，当时在通道选择电路的控制下同时仅有一个输入端导通，其中一路为电源，另一路则为电平控制电路，也就是说，当电平控制电路为模数转换子电路供电时，模数转换子电路中的电流沉则会拉低电平控制电路中的电位，从而对电平控制电路的输出的中间时钟信号产生影响，并且对电平控制电路中电位的拉低速度取决于“与电平控制电路连通的数模转换子电路中的电流沉的电流值大小”，而与电平控制电路连通的数模转换子电路则受数字信号的控制，数
字信号则代表的是累加结果的小数部分，该小数部分随着出时间的推移逐步递增且循环，因此中间时钟信号的低电平脉宽的宽度与累加结果的小数部分成正比。
[0060]
具体的，由于本技术中的相位误差消除电路3基于模数转换器设计，因此其具有结构简单以及及成本低等优点。
[0061]
当然，除了该具体构造外，相位误差消除电路3还可以为其他多种类型，本发明实施例在此不做限定。
[0062]
具体的，在图3中，振荡器产生参考时钟f
ref
进入鉴频鉴相器，与反馈时钟f
fb
进行鉴频鉴相，输出控制电荷泵充电或放电，再经过环路滤波器产生直流电压控制压控振荡器输出高频时钟f
out
，f
out
反馈到吞脉冲电路并促使多模分频器在分频比产生电路的控制下输出分频时钟b、c和d，这三个信号连同σδ调制器产生的相位误差信号data一起作用于相位误差消除电路，输出相位误差极小甚至无相位误差的时钟y，再经过2分频，生成反馈时钟f
fb
，进入鉴频鉴相器。另一方面，小数寄存器的小数值进入σδ调制器，它与整数寄存器中的整数值一起进入分频比产生电路生成所需要的分频比去控制多模分频器。σδ调制器一方面产生分频比的小数部分，同时又作为累加器1把小数部分每一次累加的结果的小数值即相位误差信号data去控制相位误差消除电路，同时把累加之后大于或等于1时的产生的进位信号co送给吞脉冲电路。
[0063]
作为一种优选的实施例，分频与时序控制电路2包括：
[0064]
第一输入端与小数分频锁相环中压控振荡器的输出端连接，第二输入端与累加器1连接的吞脉冲电路，用于在未接收到进位信号时将输出时钟信号透传至输出端，在接收到进位信号时将输出时钟信号的下一个上升沿去除后传输至输出端；
[0065]
分频比产生电路，用于根据目标倍频倍数产生分频比；
[0066]
输入端分别与吞脉冲电路以及分频比产生电路连接的多模分频器，用于基于吞脉冲电路发送的输出时钟信号，根据分频比，通过分频的方式生成多个频率相同且相位不同的分频时钟信号。
[0067]
具体的，本发明实施例中的分频与时序控制电路2具有结构简单、体积小以及寿命长等优点。
[0068]
当然，除了该具体构造外，分频与时序控制电路2还可以为其他多种形式，本发明实施例在此不做限定。
[0069]
作为一种优选的实施例，分频时钟信号为三个；
[0070]
通道选择电路包括电源、第一pmos，第二pmos、第一nmos、第二nmos、第三nmos、第四nmos、第一非门以及第二非门，数模转换子电路包括第三pmos、第四pmos以及电流沉，电平控制电路包括第五pmos、第六pmos、第七pmos、第五nmos、第六nmos、第七nmos、第三非门以及参考电压源；
[0071]
第一pmos的源极、第二pmos的源极、第三pmos的源极第五pmos的源极、第六pmos的源极、第七pmos的源极以及第七nmos的源极均与电源连接，第一pmos的栅极、第一非门的正极、第三nmos的栅极以及第七pmos的栅极均与第二分频时钟信号连接，第一nmos的栅极与第三分频时钟信号连接，第二非门的正极与数字输入信号的对应位连接，第一pmos的漏极分别与第二pmos的栅极、第四pmos的栅极、第一nmos的漏极以及第四nmos的漏极连接，第二pmos的漏极分别与第二nmos的漏极以及第三pmos的栅极连接，第一nmos的源极以及第二
nmos的源极均接地，第一非门的负极与第二nmos的栅极连接，第三pmos的漏极分别与自身所在的模数转换子电路中的电流沉的正极以及第四pmos的漏极连接，电流沉的负极接地，第二非门的负极与第四nmos的栅极连接，第四nmos以及第三nmos的漏极连接，第三nmos的源极接地，第七pmos的漏极分别与第五nmos的漏极、第七nmos的漏极以及各个第四pmos的源极连接，第六pmos的栅极以及第三非门的正极均与第二分频时钟信号连接，第六pmos的漏极分别与第五pmos的栅极以及第五nmos的源极连接，第五pmps的漏极、第七nmos的栅极以及第六nmos的漏极共同作为电平控制电路的输出端，参考电压源与第五nmos的栅极连接，第六nmos的源极、第五nmos的接地端以及第七nmos的接地端均接地。
[0072]
具体的，请参考图4以及图5，图5为本发明提供的一种反馈时钟生成电路的工作时序图，其中vref连接nm5的栅极，当vref与节点a1的压差大于nm5的阈值电压时nm5才开始导通，否则关闭；b，c，d是多模分频器的输出分频时钟，它们的周期相同且时钟周期是反馈时钟f
fb
周期的一半，占空比不同；data是σδ调制器中的累加器1输出的相位误差信号，data值是周期性的，而且都是从每一个分频周期开始的最小值逐渐增大，对应的是相位误差的累积，直到累加器1的输出大于1，然后进入下一个从小到大的循环周期。data是总线形式，共有8位，从高位到低位分别是data[7]到data[0]，这8位从高位到低位分别对应着8位电流型dac的最高有效位msb到对低有效位lsb，datan表示8位中的第n位数据，nm7和nm8是第n位数据对应的电流沉2
n-1
*i0，msb位对应的电流沉的大小是256*i0，lsb位对应的电流沉的大小是i0，图4中的数模转换子电路以及通道选择电路有8个，它们8个的输出a0连接在一起，a1连接在一起，输入b连接在一起，输入d连接在一起。
[0073]
具体的，在图4中，pm1至pm7分别代表第一pmos-第七pmos，nm1至nm7分别代表第一nmos-第npmos，n1-n3分别代表第一非门-第三非门，vref为参考电压源提供的参考电压，除此之外，电流沉可以由第八nmos nm8以及第九nmos nm9组成，而电平控制电路的输出端还可以设计串联的第四非门n4以及第五非门n5。
[0074]
现结合时序图5说明相位误差消除电路3的工作原理。通道选择电路的作用是根据输入信号b、d和data来控制开关管pm3和pm4的导通与关断，从而选择流入8位dac的电流是来自于vdd4还是节点a1。当多模分频器的输出bcd＝010时，pm4被关闭，pm3打开，dac电流来源于vdd4，同时由于pm7导通，pm6和nm6都被关断，节点a1被拉高，节点a2和a3既不被充电也不放电，因此，无论这时的data是高电平还是低电平，输出y都保持原来的高电平状态；当bcd由状态010刚刚变为100时，pm6打开，而且nm5由于vref小于a1点电压vdd4而关断，所以节点a2为高电平vdd4，同时由于nm6导通，pm5关断，所以节点a3在bcd由010变为100的瞬间就变为低电平，从而输出y也跟着变低，与此同时，如果这时datan为低电平，则pm3被关断，pm4导通，dac电流来源于节点a1，如果data值为全0，则表明所有相位误差消除电路子单元中的pm4导通而pm3关闭，这时8位电流沉的和即是放电电流且为最大，a1点的电压降低的很快，nm5经历较短时间就开启了，相应的节点a2的电压很快就下降到使pm5开启，导致输出y很快就翻转为高电平，这意味着从bcd变为100时输出低电平的y到输出高电平的y经历较短的时间，因此得到y的低电平脉宽较窄，同理可以得到，随着data值的增大，得到y的低电平脉宽逐渐变宽。由于data是累加器1的相位误差信号，所以得到的y就是相位误差被消除后的信号，它再经过2分频，就得到50％占空比的反馈时钟，而且与参考时钟的相位差极小，再经过鉴频鉴相器和电荷泵以及环路滤波器后，明显减小了控制电压上的纹波，进而得到低
regulator，低压差线性稳压器)供电不对其它子模块使用单独的内部ldo供电，这也会使输出相位噪声变差。又考虑到分频与时序控制电路2中的多模分频器与吞脉冲电路是一体的，而且都是处理的压控振荡器输出的高频时钟，如果和其它模块共电源，势必会带来较大的噪声，因此为分频与时序控制电路2使用第二独立电源，而为相位误差消除电路3以及二分频电路4使用第一独立电源，以便减小引入的噪声。
[0090]
其中，在图3中，第一独立电源为ldo4，第二独立电源为ldo3。
[0091]
作为一种优选的实施例，小数分频锁相换中的压控振荡器的电源为第三独立电源，小数分频锁相换中的鉴相器以及电荷泵的电源为第四独立电源。
[0092]
具体的，又考虑到压控振荡器是锁相环模块中最易受电源噪声影响的单元，因此为其采用单独的第三独立电源，而为鉴相器以及电荷泵采用第四独立电源，进一步减小了供电电源引入的噪声。
[0093]
其中，在图3中，第三独立电源为ldo2，第四独立电源为ldo1。
[0094]
本发明还提供了一种小数分频锁相环，包括如前述实施例中的反馈时钟生成电路。
[0095]
对于本发明实施例提供的小数分频锁相环的介绍请参照前述的反馈时钟生成电路的实施例，本发明实施例在此不再赘述。
[0096]
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。还需要说明的是，在本说明书中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个
……”
限定的要素，并不排除在包括该要素的过程、方法、物品或者设备中还存在另外的相同要素。
[0097]
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其他实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。