印制电路板的接地处理方法、系统、电子设备及存储介质与流程

1.本发明涉及芯片设计技术领域，特别涉及一种印制电路板的接地处理方法、系统、电子设备及存储介质。


背景技术：

2.为了防止芯片内部高速数字信号对模拟信号的串扰，且以仿真为依据，芯片内部数字地和模拟地可能是独立的，数字地和模拟地分别和芯片pcb(printed circuit board，印制电路板)主地连接，在esd(electro-static discharge，静电释放)测试或正常使用时，静电可以通过pcb进入芯片内部，由于芯片下方需要较多的走线、打孔、穿层处理，导致芯片下方的pcb主地会被走线切割的支离破碎，造成芯片内部数字地和模拟地之间的阻抗变大，芯片内部的静电无法快速回流到地上，导致系统不稳定或死机。


技术实现要素：

3.本发明要解决的技术问题是为了克服现有技术中芯片下方的pcb主地会被走线破坏完整性导致芯片内部的静电无法快速回流到地上的缺陷，提供一种印制电路板的接地处理方法、系统、电子设备及存储介质。
4.本发明是通过下述技术方案来解决上述技术问题：
5.本发明提供一种印制电路板的接地处理方法，所述印制电路板上连接有芯片，所述接地处理方法包括：
6.获取所述印制电路板的待延展主地与目标接地区域之间的芯片管脚的使用状态；
7.将未使用的芯片管脚对应的所述印制电路板上的连接点接地；
8.将接地后的连接点连接成延展地线；
9.将所述待延展主地通过所述延展地线延展至目标接地区域。
10.较佳地，所述使用状态包括默认at reset和默认after reset；
11.将未使用的芯片管脚对应的所述印制电路板上的连接点接地的步骤包括：
12.选择默认at reset和默认after reset的状态均为低的未使用管脚对应的连接点接地。
13.较佳地，将接地后的连接点连接成延展地线的步骤包括：
14.通过需要所述连接点的数量最少的连接方式将接地后的连接点连接成延展地线。
15.较佳地，通过需要所述连接点的数量最少的连接方式将接地后的连接点连接成延展地线的步骤包括：
16.基于深度优先搜索算法获取所述待延展主地与所述目标接地区域之间的最短路径；
17.基于回溯算法记录所述最短路径；
18.根据所述最短路径将接地后的连接点连接成延展地线。
19.较佳地，所述目标接地区域包括所述芯片外围的主地；将所述待延展主地通过所
述延展地线延展至目标接地区域的步骤包括：
20.将所述芯片下方的所述待延展主地通过所述延展地线延展至所述芯片外围的主地；和/或，
21.所述目标接地区域包括所述芯片下方的另一主地；将所述待延展主地通过所述延展地线延展至目标接地区域的步骤包括：
22.将所述芯片下方的所述待延展主地通过所述延展地线延展至所述芯片下方的另一主地。
23.较佳地，将接地后的连接点连接成延展地线的步骤之后，所述接地处理方法还包括：
24.在所述延展地线的下方设置若干地孔。
25.本发明还提供一种印制电路板的接地处理系统，所述印制电路板上连接有芯片，所述接地处理系统包括：
26.管脚状态获取模块，用于获取所述印制电路板的待延展主地与目标接地区域之间的芯片管脚的使用状态；
27.连接点接地模块，用于将未使用的芯片管脚对应的所述印制电路板上的连接点接地；
28.地线连接模块，用于将接地后的连接点连接成延展地线；
29.主地延展模块，用于将所述待延展主地通过所述延展地线延展至目标接地区域。
30.较佳地，所述使用状态包括默认at reset和默认after reset；
31.所述连接点接地模块具体用于选择默认at reset和默认after reset的状态均为低的未使用管脚对应的连接点接地。
32.较佳地，所述地线连接模块具体用于通过需要所述连接点的数量最少的连接方式将接地后的连接点连接成延展地线。
33.较佳地，最短路径获取单元，用于基于深度优先搜索算法获取所述待延展主地与所述目标接地区域之间的最短路径；
34.最短路径记录单元，用于基于回溯算法记录所述最短路径；
35.延展地线连接单元，用于根据所述最短路径将接地后的连接点连接成延展地线。
36.较佳地，所述目标接地区域包括所述芯片外围的主地；所述主地延展模块具体用于将所述芯片下方的所述待延展主地通过所述延展地线延展至所述芯片外围的主地；和/或，
37.所述目标接地区域包括所述芯片下方的另一主地；所述主地延展模块具体用于将所述芯片下方的所述待延展主地通过所述延展地线延展至所述芯片下方的另一主地。
38.较佳地，所述接地处理系统还包括：
39.地孔设置模块，用于在所述延展地线的下方设置若干地孔。
40.本发明还提供一种电子设备，包括存储器、处理器及存储在存储器上并可在处理器上运行的计算机程序，所述处理器执行所述计算机程序时实现如上所述的印制电路板的接地处理方法。
41.本发明还提供一种计算机可读存储介质，其上存储有计算机程序，所述计算机程序被处理器执行时实现如上所述的印制电路板的接地处理方法。
42.本发明还提供一种芯片，所述芯片执行如上所述的印制电路板的接地处理方法。
43.其中，芯片可以为单独的芯片或芯片模组，也可以为集成于ue(user equipment，用户设备)内的芯片或者芯片模组。
44.本发明的积极进步效果在于：
45.本发明的印制电路板的接地处理方法，通过选择芯片的未使用的管脚对应的电路板上的连接点接地，芯片下方地通过接地后的连接点连接成的地线延伸至其他区域，增加了芯片下方地的面积和连续性，减小了芯片内部数字地和模拟地之间的阻抗，使芯片内部的静电快速回流到地上，提高了系统的稳定性。
附图说明
46.图1为本发明实施例1中的印制电路板的接地处理方法的第一流程图。
47.图2为本发明实施例1中的印制电路板的接地处理方法的第二流程图。
48.图3a为本发明实施例1中的最短路径生成的原理示意图。
49.图3b为本发明实施例1中的最短路径生成的结果示意图。
50.图4为本发明实施例1中的未经过本实施例的接地处理方法处理的印制电路板的版图。
51.图5为本发明实施例1中的经过本实施例的接地处理方法处理后的印制电路板的版图。
52.图6为本发明实施例2中的印制电路板的接地处理系统的第一结构示意图。
53.图7为本发明实施例2中的印制电路板的接地处理系统的第二结构示意图。
54.图8为本发明实施例3中的一种电子设备的硬件结构示意图。
具体实施方式
55.下面通过实施例的方式进一步说明本发明，但并不因此将本发明限制在所述的实施例范围之中。
56.以下，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本实施例的描述中，除非另有说明，“多个”的含义是两个或两个以上。
57.需要说明的是，关于本实施例提供的印制电路板的接地处理方法的执行主体可以为单独的芯片、芯片模组或者ue，也可以是集成于ue内的芯片或者芯片模组。
58.关于实施例描述的印制电路板的接地处理系统具体可以是单独的芯片、芯片模组或者ue，也可以是集成于ue内的芯片或者芯片模组。印制电路板的接地处理系统包含的各个模块/单元，其可以是软件模块/单元，也可以是硬件模块/单元，或者也可以部分是软件模块/单元，部分是硬件模块/单元。
59.例如，对于应用于或集成于芯片的各个装置、产品，其包含的各个模块/单元可以都采用电路等硬件的方式实现，或者，至少部分模块/单元可以采用软件程序的方式实现，该软件程序运行于芯片内部集成的处理器，剩余的部分模块/单元可以采用电路等硬件方式实现；对于应用于或集成于芯片模组的各个装置、产品，其包含的各个模块/单元可以都
采用电路等硬件的方式实现，不同的模块/单元可以位于芯片模组的同一组件(例如芯片、电路模块等)或者不同组件中，或者，至少部分模块/单元可以采用软件程序的方式实现，该软件程序运行于芯片模组内部集成的处理器，剩余的部分模块/单元可以采用电路等硬件方式实现；对于应用于或集成于ue的各个装置、产品，其包含的各个模块/单元可以都采用电路等硬件的方式实现，不同的模块/单元可以位于终端内同一组件(例如，芯片、电路模块等)或者不同组件中，或者，至少部分模块/单元可以采用软件程序的方式实现，该软件程序运行于ue内部集成的处理器，剩余的部分模块/单元可以采用电路等硬件方式实现。
60.实施例1
61.请参考图1，其为本实施例中的印制电路板的接地处理方法的第一流程图。具体的，所述印制电路板上连接有芯片，所述接地处理方法包括：
62.s101、获取印制电路板的待延展主地与目标接地区域之间的芯片管脚的使用状态。具体地，待延展主地为芯片下方的主地因走线被切割后形成的小块主地，这些小块主地可能出现接地面积过小或者未与其他主地连接的情况，导致地孔数量较少，静电传导至地面的抗静电效果较差；目标接地区域可以包括芯片外围的接地区域和芯片下方的面积较大或者与外围接地区域连接的主地，优选地，由于连接待延展主地和目标接地区域的地线随着长度增加阻抗也增加，目标接地区域为待延展主地附近的接地区域。
63.s102、将未使用的芯片管脚对应的印制电路板上的连接点接地。
64.s103、将接地后的连接点连接成延展地线。
65.s104、将待延展主地通过延展地线延展至目标接地区域。
66.请参考图2，其为本实施例中的印制电路板的接地处理方法的第二流程图。具体的，在一种可选的实施方式中，使用状态包括默认at reset和默认after reset；步骤s102包括：
67.s1021、选择默认at reset和默认after reset的状态均为低的未使用管脚对应的连接点接地。具体地，默认at reset和默认after reset是gpio(general purpose input output，通用输入/输出口)管脚配置未生效前的状态，默认at reset和默认after reset的状态均为低说明该管脚的电源域默认关闭，即选择电源域默认关闭的未使用管脚对应的连接点接地，可以防止芯片因接地而漏电。
68.在一种可选的实施方式中，步骤s103包括：
69.通过需要连接点的数量最少的连接方式将接地后的连接点连接成延展地线。具体地，随着延展地线的长度增加，待延展主地与目标接地区域之间的阻抗也随之增大，因此，以最短的延展地线将二者连接，可以最大化地减小待延展主地与目标接地区域之间的阻抗。pcb板上的连接点通常均匀分布，因此，最短的延展地线通过的连接点的数量最少。
70.在一种可选的实施方式中，如图2所示，通过需要连接点的数量最少的连接方式将接地后的连接点连接成延展地线的步骤包括：
71.s1031、基于深度优先搜索算法获取待延展主地与目标接地区域之间的最短路径；如图3a所示，为了自动寻找a到b的最短路径，基于深度优先搜索算法，在初始位置a的上、下、左、右中可以进行接地处理以形成延展地线的位置，分别加1，遇到黑色的障碍(如芯片的走线区域)不加1，已经标记数值的不加1，然后从下个位置开使重复的动作，知道遇到终点b，如图3b所示，即是最短路径。
72.s1032、基于回溯算法记录最短路径；具体地，基于回溯算法，找到终点后，从最后的位置，往回找数，依次找比上个数小1的数，并且把路径记录下来。被记录的路径即为待延展主地与目标接地区域之间的最短路径。
73.s1033、根据最短路径将接地后的连接点连接成延展地线。根据最短路径连接成延展地线，使待延展主地与目标接地区域之间的阻抗最小。
74.在一种可选的实施方式中，目标接地区域包括芯片外围的主地；步骤s104包括：
75.s1041、将芯片下方的待延展主地通过延展地线延展至芯片外围的主地；具体地，图4为未经过本实施例的接地处理方法处理的印制电路板的版图；
76.图5为经过本实施例的接地处理方法处理后的印制电路板的版图，其中，图4、图5中的灰色粗线为地线，边缘的灰色区域为芯片外围的主地，黑色区域为pcb走线区域。如图4所示，区域1和2中芯片下方的待延展主地和未与芯片外围的主地的主地连接，如图5所示，区域1和2中通过至少一条延展地线将芯片下方的待延展主地与芯片外围的主地的主地连接，增加了芯片下方地的连续性。如图4所示，区域3和4中芯片下方本没有主地，如图5所示，区域3和4中通过若干条延展地线形成了片下方的待延展主地，并通过延展地线与芯片外围的主地的主地连接，增加了芯片下方地的面积和连续性。
77.在另一种可选的实施方式中，目标接地区域包括芯片下方的另一主地；步骤s104包括：
78.s1042、将芯片下方的待延展主地通过延展地线延展至芯片下方的另一主地。如图4所示，区域5中芯片下方本没有主地，如图5所示，区域5中通过若干条延展地线形成了芯片下方的待延展主地，并通过延展地线与芯片下方的另一主地连接，增加了芯片下方地的面积和连续性。
79.值得说明的是，步骤s1041、s1042可以同时执行，也可以只执行步骤s1041或步骤s1042，本实施例只列举了一种情况，并不是对此进行限制。
80.在一种可选的实施方式中，步骤s103之后，接地处理方法还包括：
81.s105、在延展地线的下方设置若干地孔。具体地，可以在延展地线的下方打地孔，进而增加了地孔数量，改善pcb的地孔数量，从而加快芯片静电导入地平面，提高抗静电的性能。
82.本实施例的印制电路板的接地处理方法，通过选择芯片的不会因接地导致漏电的未使用的管脚对应的电路板上的连接点接地，芯片下方地通过接地后的连接点连接成的地线延伸至其他区域，增加了芯片下方地的面积和连续性，减小了芯片内部数字地和模拟地之间的阻抗，使芯片内部的静电快速回流到地上，提高了系统的稳定性；基于最短路径算法自动化地生成待延展主地与目标接地区域之间距离最短的延展地线，最大限度地减少待延展主地与目标接地区域之间的阻抗，以提高系统的抗静电性能。
83.实施例2
84.请参考图6，其为本实施例中的印制电路板的接地处理系统的第一结构示意图。具体的，所述印制电路板上连接有芯片，所述接地处理系统包括：
85.管脚状态获取模块1，用于获取印制电路板的待延展主地与目标接地区域之间的芯片管脚的使用状态；具体地，待延展主地为芯片下方的主地因走线被切割后形成的小块主地，这些小块主地可能出现接地面积过小或者未与其他主地连接的情况，导致地孔数量
较少，静电传导至地面的抗静电效果较差；目标接地区域可以包括芯片外围的接地区域和芯片下方的面积较大或者与外围接地区域连接的主地，优选地，由于连接待延展主地和目标接地区域的地线随着长度增加阻抗也增加，目标接地区域为待延展主地附近的接地区域；连接点接地模块2，用于将未使用的芯片管脚对应的印制电路板上的连接点接地；地线连接模块3，用于将接地后的连接点连接成延展地线；主地延展模块4，用于将待延展主地通过延展地线延展至目标接地区域。
86.在一种可选的实施方式中，使用状态包括默认at reset和默认after reset；连接点接地模块2具体用于选择默认at reset和默认after reset的状态均为低的未使用管脚对应的连接点接地。具体地，默认at reset和默认after reset是gpio管脚配置未生效前的状态，默认at reset和默认after reset的状态均为低说明该管脚的电源域默认关闭，即选择电源域默认关闭的未使用管脚对应的连接点接地，可以防止芯片因接地而漏电。
87.在一种可选的实施方式中，地线连接模块3具体用于通过需要连接点的数量最少的连接方式将接地后的连接点连接成延展地线。具体地，随着延展地线的长度增加，待延展主地与目标接地区域之间的阻抗也随之增大，因此，以最短的延展地线将二者连接，可以最大化地减小待延展主地与目标接地区域之间的阻抗。pcb板上的连接点通常均匀分布，因此，最短的延展地线通过的连接点的数量最少。
88.在一种可选的实施方式中，地线连接模块3包括：最短路径获取单元31，用于基于深度优先搜索算法获取待延展主地与目标接地区域之间的最短路径；如图3a所示，为了自动寻找a到b的最短路径，基于深度优先搜索算法，在初始位置a的上、下、左、右中可以进行接地处理以形成延展地线的位置，分别加1，遇到黑色的障碍(如芯片的走线区域)不加1，已经标记数值的不加1，然后从下个位置开使重复的动作，知道遇到终点b，如图3b所示，即是最短路径。
89.最短路径记录单元32，用于基于回溯算法记录最短路径；具体地，基于回溯算法，找到终点后，从最后的位置，往回找数，依次找比上个数小1的数，并且把路径记录下来。被记录的路径即为待延展主地与目标接地区域之间的最短路径。
90.延展地线连接单元33，用于根据最短路径将接地后的连接点连接成延展地线。根据最短路径连接成延展地线，使待延展主地与目标接地区域之间的阻抗最小。
91.在一种可选的实施方式中，目标接地区域包括芯片外围的主地；主地延展模块4具体用于将芯片下方的待延展主地通过延展地线延展至芯片外围的主地；具体地，图4为未经过本实施例的接地处理方法处理的印制电路板的版图；图5为经过本实施例的接地处理方法处理后的印制电路板的版图，其中，图4、图5中的灰色粗线为地线，边缘的灰色区域为芯片外围的主地，黑色区域为pcb走线区域。如图4所示，区域1和2中芯片下方的待延展主地和未与芯片外围的主地的主地连接，如图5所示，区域1和2中通过至少一条延展地线将芯片下方的待延展主地与芯片外围的主地的主地连接，增加了芯片下方地的连续性。如图4所示，区域3和4中芯片下方本没有主地，如图5所示，区域3和4中通过若干条延展地线形成了片下方的待延展主地，并通过延展地线与芯片外围的主地的主地连接，增加了芯片下方地的面积和连续性。
92.在另一种可选的实施方式中，目标接地区域包括芯片下方的另一主地；主地延展模块4具体用于将芯片下方的待延展主地通过延展地线延展至芯片下方的另一主地。如图4
所示，区域5中芯片下方本没有主地，如图5所示，区域5中通过若干条延展地线形成了芯片下方的待延展主地，并通过延展地线与芯片下方的另一主地连接，增加了芯片下方地的面积和连续性。
93.请参考图7，其为本实施例中的印制电路板的接地处理系统的第二结构示意图。在一种可选的实施方式中，接地处理系统还包括：
94.地孔设置模块5，用于在延展地线的下方设置若干地孔。具体地，可以在延展地线的下方打地孔，进而增加了地孔数量，改善pcb的地孔数量，从而加快芯片静电导入地平面，提高抗静电的性能。
95.本实施例的印制电路板的接地处理系统，通过选择芯片的不会因接地导致漏电的未使用的管脚对应的电路板上的连接点接地，芯片下方地通过接地后的连接点连接成的地线延伸至其他区域，增加了芯片下方地的面积和连续性，减小了芯片内部数字地和模拟地之间的阻抗，使芯片内部的静电快速回流到地上，提高了系统的稳定性；基于最短路径算法自动化地生成待延展主地与目标接地区域之间距离最短的延展地线，最大限度地减少待延展主地与目标接地区域之间的阻抗，以提高系统的抗静电性能。
96.实施例3
97.图8为本发明实施例3提供的一种电子设备的结构示意图。所述电子设备包括存储器、处理器及存储在存储器上并可在处理器上运行的计算机程序，所述处理器执行所述程序时实现实施例1的印制电路板的接地处理方法。图8显示的电子设备30仅仅是一个示例，不应对本发明实施例的功能和使用范围带来任何限制。
98.如图8所示，电子设备30可以以通用计算设备的形式表现，例如其可以为服务器设备。电子设备30的组件可以包括但不限于：上述至少一个处理器31、上述至少一个存储器32、连接不同系统组件(包括存储器32和处理器31)的总线33。
99.总线33包括数据总线、地址总线和控制总线。
100.存储器32可以包括易失性存储器，例如随机存取存储器(ram)321和/或高速缓存存储器322，还可以进一步包括只读存储器(rom)323。
101.存储器32还可以包括具有一组(至少一个)程序模块324的程序/实用工具325，这样的程序模块324包括但不限于：操作系统、一个或者多个应用程序、其它程序模块以及程序数据，这些示例中的每一个或某种组合中可能包括网络环境的实现。
102.处理器31通过运行存储在存储器32中的计算机程序，从而执行各种功能应用以及数据处理，例如本发明实现实施例1的印制电路板的接地处理方法。
103.电子设备30也可以与一个或多个外部设备34(例如键盘、指向设备等)通信。这种通信可以通过输入/输出(i/o)接口35进行。并且，模型生成的设备30还可以通过网络适配器36与一个或者多个网络(例如局域网(lan)，广域网(wan)和/或公共网络，例如因特网)通信。如图所示，网络适配器36通过总线33与模型生成的设备30的其它模块通信。应当明白，尽管图中未示出，可以结合模型生成的设备30使用其它硬件和/或软件模块，包括但不限于：微代码、设备驱动器、冗余处理器、外部磁盘驱动阵列、raid(磁盘阵列)系统、磁带驱动器以及数据备份存储系统等。
104.应当注意，尽管在上文详细描述中提及了电子设备的若干单元/模块或子单元/模块，但是这种划分仅仅是示例性的并非强制性的。实际上，根据本发明的实施方式，上文描
述的两个或更多单元/模块的特征和功能可以在一个单元/模块中具体化。反之，上文描述的一个单元/模块的特征和功能可以进一步划分为由多个单元/模块来具体化。
105.实施例4
106.本实施例提供了一种计算机可读存储介质，其上存储有计算机程序，所述程序被处理器执行时实现实施例1的印制电路板的接地处理方法。
107.其中，可读存储介质可以采用的更具体可以包括但不限于：便携式盘、硬盘、随机存取存储器、只读存储器、可擦拭可编程只读存储器、光存储器件、磁存储器件或上述的任意合适的组合。
108.在可能的实施方式中，本发明还可以实现为一种程序产品的形式，其包括程序代码，当所述程序产品在终端设备上运行时，所述程序代码用于使所述终端设备执行实现实施例1的印制电路板的接地处理方法。
109.其中，可以以一种或多种程序设计语言的任意组合来编写用于执行本发明的程序代码，所述程序代码可以完全地在用户设备上执行、部分地在用户设备上执行、作为一个独立的软件包执行、部分在用户设备上部分在远程设备上执行或完全在远程设备上执行。
110.实施例5
111.本实施例提供了一种芯片，所述芯片执行实施例1中的印制电路板的接地处理方法。
112.本实施例提供的芯片，通过执行上述印制电路板的接地处理方法，增加了芯片下方地的面积和连续性，减小了芯片内部数字地和模拟地之间的阻抗，使芯片内部的静电快速回流到地上，提高了系统的稳定性；基于最短路径算法自动化地生成待延展主地与目标接地区域之间距离最短的延展地线，最大限度地减少待延展主地与目标接地区域之间的阻抗，以提高系统的抗静电性能。
113.虽然以上描述了本发明的具体实施方式，但是本领域的技术人员应当理解，这仅是举例说明，本发明的保护范围是由所附权利要求书限定的。本领域的技术人员在不背离本发明的原理和实质的前提下，可以对这些实施方式做出多种变更或修改，但这些变更和修改均落入本发明的保护范围。