基于多阈值CMOS的三值D型触发器的制作方法

基于多阈值cmos的三值d型触发器
技术领域
1.本发明涉及一种三值d型触发器，尤其是涉及一种基于多阈值cmos的三值d型触发器。


背景技术：

2.触发器能够对数据进行暂时存储，一直以来都是时序逻辑电路的基础和重要的一部分。现在传统的触发器都是二值触发器，其中最常见的二值触发器就是二值d型触发器。现有的二值d型触发器虽然电路结构简单，但是在大规模数字集成电路系统中，二值d 型触发器只能处理二值信号，会增加冗余信号的处理量，从而导致大规模数字集成电路系统的处理速度较慢，晶体管的使用量和芯片的面积较大，成本较高。


技术实现要素：

3.本发明所要解决的技术问题是提供一种基于多阈值cmos的三值d型触发器，该三值d型触发器能够处理三值信号，当用于大规模数字集成电路系统中时，可以降低冗余信号的处理量，从而使大规模数字集成电路系统的处理速度提高，晶体管的使用量和芯片的面积减少，成本得到降低。
4.本发明解决上述技术问题所采用的技术方案为：一种基于多阈值cmos的三值d 型触发器，包括一个反相器、两个三值与门和一个三值或门，所述的反相器具有输入端和输出端，两个所述的三值与门和所述的三值或门分别具有第一输入端、第二输入端和输出端，将两个所述的三值与门分别称为第一三值与门和第二三值与门，所述的反相器的输入端和所述的第二三值与门的第一输入端连接且其连接端为所述的三值d型触发器的时钟端，用于接入时钟信号，所述的第二三值与门的第二输入端为所述的三值d型触发器的输入端，所述的反相器的输出端和所述的第一三值与门的第二输入端连接，所述的第一三值与门的第一输入端和所述的三值或门的输出端连接且其连接端为所述的三值d型触发器的输出端，所述的反相器的输出端和所述的三值或门的第一输入端连接，所述的第二三值与门的输出端和所述的三值或门的第二输入端连接；所述的反相器包括第一mos管和第二mnos管，所述的第一mos管为pmos管，所述的第二mos 管为nmos管，所述的第一mos管的宽长比为355n/60n，所述的第二mos管的宽长比为120n/60n，所述的第一mos管的源极和衬底均接入电源，所述的第一mos管的栅极和所述的第二mos管的栅极连接且其连接端为所述的反相器的输入端，所述的第一mos管的漏极和所述的第二mos管的漏极连接且其连接端为所述的反相器的输出端，所述的第二mos管的源极和衬底均接地；每个所述的三值与门分别包括第三mos 管、第四mos管、第五mos管、第六mos管、第七mos管、第八mos管、第九 mos管、第十mos管、第十一mos管、第十二mos管、第十三mos管、第十四 mos管、第十五mos管和第十六mos管，所述的第三mos管、所述的第五mos管、所述的第七mos管、所述的第八mos管、所述的第十mos管和所述的第十二mos 管均为pmos管，所述的第四mos管、所述的第六mos管、所述的第九mos管、所述的第十一mos管、所述的第十三mos管、所述的第十四mos管、所述的第十五 mos管和所述的
第十六mos管均为nmos管，所述的第三mos管的宽长比为 355n/60n，所述的第四mos管的宽长比为120n/60n，所述的第五mos管的宽长比为 200n/60n，所述的第六mos管的宽长比为200n/60n，所述的第七mos管的宽长比为 200n/60n，所述的第八mos管的宽长比为355n/60n，所述的第九mos管的宽长比为 120n/60n，所述的第十mos管的宽长比为200n/60n，所述的第十一mos管的宽长比为 200n/60n，所述的第十二mos管的宽长比为355n/60n，所述的第十三mos管的宽长比为120n/60n，所述的第十四mos管的宽长比为200n/60n，所述的第十五mos管的宽长比为200n/60n，所述的第十六mos管的宽长比为200n/60n，所述的第三mos管的源极、所述的第三mos管的衬底、所述的第五mos管的源极、所述的第五mos管的衬底、所述的第七mos管的衬底、所述的第八mos管的源极、所述的第八mos管的衬底、所述的第十mos管的衬底、所述的第十二mos管的源极和所述的第十二mos 管的衬底均接入电源，所述的第三mos管的栅极、所述的第四mos管的栅极、所述的第五mos管的栅极、所述的第六mos管的栅极和所述的第十六mos管的源极连接且其连接端为所述的三值与门的第二输入端，所述的第三mos管的漏极、所述的第四 mos管的漏极和所述的第六mos管的源极连接，所述的第四mos管的源极、所述的第四mos管的衬底和所述的第六mos管的衬底均接地，所述的第五mos管的漏极、所述的第六mos管的漏极、所述的第七mos管的栅极和所述的第十五mos管的栅极连接，所述的第七mos管的漏极、所述的第十四mos管的漏极和所述的第十五mos 管的漏极连接且其连接端为所述的三值与门的输出端，所述的第八mos管的栅极、所述的第九mos管的栅极、所述的第七mos管的源极、所述的第十mos管的栅极和所述的第十一mos管的栅极连接且其连接端为所述的三值与门的第一输入端，所述的第八mos管的漏极、所述的第九mos管的漏极和所述的第十mos管的漏极连接，所述的第九mos管的源极、所述的第九mos管的衬底、所述的十一mos管的源极、所述的第十一mos管的衬底、所述的第十三mos管的源极、所述的第十三mos管的衬底、所述的第十四mos管的源极、所述的第十四mos管的衬底、所述的第十五mos管的衬底和所述的第十六mos管的衬底均接地，所述的第十mos管的源极、所述的第十一mos管的漏极、所述的第十二mos管的栅极、所述的第十三mos管的栅极和所述的第十四mos管的栅极连接，所述的第十二mos管的漏极、所述的第十三mos管的漏极和所述的第十六mos管的栅极连接，所述的第十五m os管的源极和第十六 mos管的漏极连接；所述的三值或门包括第十七mos管、第十八mos管、第十九 mos管、第二十mos管、第二十一mos管、第二十二mos管、第二十三mos管、第二十四mos管、第二十五mos管、第二十六mos管、第二十七mos管、第二十八mos管、第二十九mos管和第三十mos管，所述的第十七mos管、所述的第十九mos管、所述的第二十一mos管、所述的第二十三mos管、所述的第二十四mos 管、所述的第二十五mos管、所述的第二十七mos管和所述的第二十九mos管均为 pmos管，所述的第十八mos管、所述的第二十mos管、所述的第二十二mos管、所述的第二十六mos管、所述的第二十八mos管和所述的第三十mos管均为nmos 管，所述的第十七mos管的宽长比为355n/60n，所述的第十八mos管的宽长比为 120n/60n，所述的第十九mos管的宽长比为200n/60n，所述的第二十mos管的宽长比为200n/60n，所述的第二十一mos管的宽长比为355n/60n，所述的第二十二mos管的宽长比为120n/60n，所述的第二十三mos管的宽长比为200n/60n，所述的第二十四 mos管的宽长比为200n/60n，所述的第二十五mos管的宽长比为355n/60n，所述的第二十六mos管的宽长比为120n/60n，所述的第二十七mos管的宽长比为200n/60n，所述的第二十八mos管的宽长比为200n/60n，所述的第二十九mos管的宽长比为 200n/60n，所述的第三十
mos管的宽长比为200n/60n，所述的第十七mos管的源极、所述的第十七mos管的衬底、所述的第十九mos管的衬底、所述的第二十一mos管的源极、所述的第二十一mos管的衬底、所述的第二十三mos管的源极、所述的第二十三mos管的衬底、所述的第二十四mos管的衬底、所述的第二十九mos管的衬底、所述的第二十五mos管的源极、所述的第二十五mos管的衬底和所述的第二十七mos管的衬底均接入电源，所述的第十七mos管的栅极、所述的第十八mos管的栅极、所述的第十九mos管的源极和所述的第三十mos管的源极连接且其连接端为所述的三值或门的第一输入端，所述的第十七mos管的漏极、所述的第十八mos管的漏极、所述的第十九mos管的栅极和所述的第二十mos管的栅极连接，所述的第十八mos管的源极、所述的第十八mos管的衬底、所述的第二十mos管的源极、所述的第二十mos管的衬底、所述的第二十二mos管的源极和所述的第二十二mos管的衬底均接地，所述的第十九mos管的漏极、所述的第二十mos管的漏极、所述的第二十一mos管的栅极、所述的第二十二mos管的栅极和所述的第二十四mos管的栅极连接，所述的第二十一mos管的漏极、所述的第二十二mos管的漏极和所述的第二十三mos管的栅极连接，所述的第二十三mos管的漏极、所述的第二十九mos 管的漏极和所述的第三十mos管的漏极连接且其连接端为所述的三值或门的输出端，所述的第二十四mos管的源极、所述的第二十五mos管的栅极、所述的第二十六mos 管的栅极、所述的第二十七mos管的栅极和所述的第二十八mos管的栅极连接且其连接端为所述的三值或门的第二输入端，所述的第二十四mos管的漏极和所述的第二十九mos管的源极连接，所述的第二十五mos管的漏极、所述的第二十六mos管的漏极和所述的第二十七mos管的源极连接，所述的第二十六mos管的源极、所述的第二十六mos管的衬底、所述的第二十八mos管的源极、所述的第二十八mos管的衬底和所述的第三十mos管的衬底均接地，所述的第二十七mos管的漏极、所述的第二十八mos管的漏极、所述的第二十九mos管的栅极和所述的第三十mos管的栅极连接。
5.与现有技术相比，本发明的优点在于通过一个反相器、两个三值与门和一个三值或门来构建基于多阈值cmos的三值d型触发器，反相器具有输入端和输出端，两个三值与门和三值或门分别具有第一输入端、第二输入端和输出端，将两个三值与门分别称为第一三值与门和第二三值与门，反相器的输入端和第二三值与门的第一输入端连接且其连接端为三值d型触发器的时钟端，用于接入时钟信号，第二三值与门的第二输入端为三值d型触发器的输入端，反相器的输出端和第一三值与门的第二输入端连接，第一三值与门的第一输入端和三值或门的输出端连接且其连接端为三值d型触发器的输出端，反相器的输出端和三值或门的第一输入端连接，第二三值与门的输出端和三值或门的第二输入端连接；反相器包括第一mos管和第二mos管这两个mos管，每个三值与门分别包括第三mos管至第十六mos管，共16个mos管，三值或门包括第十七 mos管至第三十mos管，共16个mos管，反相器、两个三值与门和三值或门中的各个mos管均具有特定的宽长比，也就是具有设定的阈值电压，从而能够实现三值逻辑功能；当三值与门的第二输入端接入的输入信号为逻辑0时，第七mos管截止，三值与门的输出段输出逻辑0，当三值与门的第一输入端接入的输入信号为逻辑0时，第七 mos管的源级输入为0v，第五mos管为截止状态，此时三值与门的输出端输出逻辑 0，当三值与门的第二输入端接入的输入信号为逻辑2时，第七mos管导通，第一输入端接入的输入信号为逻辑1时，第十四mos管和第十六mos管均为截止状态，三值与门的输出端的输出信号与第七mos管的源级电压相同，为逻辑1，第一输入端接入的输入信号为逻辑2时，
第十四mos管和第十六mos管均为截止状态，三值与门的输出端的输出信号与第七mos管的源级电压相同，为逻辑2，三值与门能够正确实现的三值与门逻辑功能；当三值或门的第一输入端接入的输入信号为逻辑2时，第二十三 mos管导通，三值或门的输出端输出逻辑2；当三值或门的第二输入端接入的输入信号为逻辑2时，第二十九mos管导通，第二十四mos管的源级为高电平，三值或门的第一输入端接入的输入信号为逻辑0或1时，第二十四mos管导通，三值或门的输出端输出逻辑2，三值或门的第一输入端接入的输入信号为为逻辑2时，第二十三mos 管导通，三值或门的输出端输出逻辑2；当三值或门的第一输入端接入的输入信号为逻辑1时，第二十四mos管导通，第二十三mos管截止，三值或门的第二输入端接入输入信号为逻辑0时，第二十九mos管为截止状态，第二十六mos管导通，三值或门的输出端输出逻辑1，当三值或门的第二输入端接入输入信号为逻辑1时，则第二十九mos管导通，三值或门的输出端输出逻辑1，当三值或门的第一输入端接入的输入信号为逻辑0时，第二十四mos管导通，三值或门的第二输入端接入输入信号为逻辑 0时，第二十九mos管导通，三值或门的输出端输出为逻辑0；当三值或门的第二输入端接入输入信号为逻辑1时，第二十九mos管导通，三值或门的输出端输出为逻辑1，当三值或门的第二输入端接入输入信号为逻辑0时，第三十mos管导通，三值或门的输出端输出为其第一输入端接入的输入信号，三值或门能够正确实现三值或门逻辑功能，即输出信号值为两输入信号中取值数大的信号值；当三值d型触发器的时钟端接入时钟信号cp，输入端接入输入信号d时，在时钟信号cp＝0时，第二三值与门的输出端输出逻辑0，第一三值与门的输出端输出三值d型触发器的输出端上一次输出的信号，第二三值与门的输出端输出的逻辑0和第一三值与门的输出端输出的信号通过三值或门后在三值d型触发器的输出端输出信号q，在时钟信号cp＝2时，第二三值与门的输出端输出输入信号d，第一三值与门的输出端输出逻辑0，输入信号d和逻辑0通过三值或门后在三值d型触发器的输出端输出信号q，此时输出信号q等于输入信号d，输入信号q和输出信号d均为三值信号，由此本发明的三值d型触发器能够直接处理三值信号，当用于大规模数字集成电路系统中时，可以降低冗余信号的处理量，从而使大规模数字集成电路系统的处理速度提高，晶体管的使用量和芯片的面积减少，成本得到降低。
附图说明
6.图1为本发明的基于多阈值cmos的三值d型触发器的结构原理框图；
7.图2为本发明的基于多阈值cmos的三值d型触发器的反相器的电路图；
8.图3为本发明的基于多阈值cmos的三值d型触发器的三值与门的电路图；
9.图4为本发明的基于多阈值cmos的三值d型触发器的三值或门的电路图；
10.图5为本发明的基于多阈值cmos的三值d型触发器的三值与门的仿真波形图；
11.图6为本发明的基于多阈值cmos的三值d型触发器的三值或门的仿真波形图；
12.图7为本发明的基于多阈值cmos的三值d型触发器的仿真波形图。
具体实施方式
13.以下结合附图实施例对本发明作进一步详细描述。
14.实施例：如图1所示，一种基于多阈值cmos的三值d型触发器，包括一个反相器t1、两个三值与门和一个三值或门r1，反相器t1具有输入端和输出端，两个三值与门和三值或
门r1分别具有第一输入端、第二输入端和输出端，将两个三值与门分别称为第一三值与门a1和第二三值与门a2，反相器t1的输入端和第二三值与门a2的第一输入端连接且其连接端为三值d型触发器的时钟端，用于接入时钟信号，第二三值与门a2的第二输入端为三值d型触发器的输入端，反相器t1的输出端和第一三值与门a1的第二输入端连接，第一三值与门a1的第一输入端和三值或门r1的输出端连接且其连接端为三值d型触发器的输出端，反相器t1的输出端和三值或门r1的第一输入端连接，第二三值与门a2的输出端和三值或门r1的第二输入端连接；
15.如图2所示，反相器t1包括第一mos管q1和第二mos管q2，第一mos管q1 为pmos管，第二mos管q2为nmos管，第一mos管q1的宽长比为355n/60n，第二mos管q2的宽长比为120n/60n，第一mos管q1的源极和衬底均接入电源，第一mos管q1的栅极和第二mos管q2的栅极连接且其连接端为反相器t1的输入端，第一mos管q1的漏极和第二mos管q2的漏极连接且其连接端为反相器t1的输出端，第二mos管q2的源极和衬底均接地；
16.如图3所示，每个三值与门分别包括第三mos管q3、第四mos管q4、第五mos 管q5、第六mos管q6、第七mos管q7、第八mos管q8、第九mos管q9、第十 mos管q10、第十一mos管q11、第十二mos管q12、第十三mos管q13、第十四mos管q14、第十五mos管q16和第十六mos管q16，第三mos管q3、第五 mos管q5、第七mos管q7、第八mos管q8、第十mos管q10和第十二mos管 q12均为pmos管，第四mos管q4、第六mos管q6、第九mos管q9、第十一mos 管q11、第十三mos管q13、第十四mos管q14、第十五mos管q16和第十六mos 管q16均为nmos管，第三mos管q3的宽长比为355n/60n，第四mos管q4的宽长比为120n/60n，第五mos管q5的宽长比为200n/60n，第六mos管q6的宽长比为 200n/60n，第七mos管q7的宽长比为200n/60n，第八mos管q8的宽长比为355n/60n，第九mos管q9的宽长比为120n/60n，第十mos管q10的宽长比为200n/60n，第十一mos管q11的宽长比为200n/60n，第十二mos管q12的宽长比为355n/60n，第十三mos管q13的宽长比为120n/60n，第十四mos管q14的宽长比为200n/60n，第十五mos管q15的宽长比为200n/60n，第十六mos管q16的宽长比为200n/60n，第三 mos管q3的源极、第三mos管q3的衬底、第五mos管q5的源极、第五mos管 q5的衬底、第七mos管q7的衬底、第八mos管q8的源极、第八mos管q8的衬底、第十mos管q10的衬底、第十二mos管q12的源极和第十二mos管q12的衬底均接入电源，第三mos管q3的栅极、第四mos管q4的栅极、第五mos管q5的栅极、第六mos管q6的栅极和第十六mos管q16的源极连接且其连接端为三值与门的第二输入端，第三mos管q3的漏极、第四mos管q4的漏极和第六mos管q6的源极连接，第四mos管q4的源极、第四mos管q4的衬底和第六mos管q6的衬底均接地，第五mos管q5的漏极、第六mos管q6的漏极、第七mos管q7的栅极和第十五mos管q16的栅极连接，第七mos管q7的漏极、第十四mos管q14的漏极和第十五mos管q16的漏极连接且其连接端为三值与门的输出端，第八mos管q8 的栅极、第九mos管q9的栅极、第七mos管q7的源极、第十mos管q10的栅极和第十一mos管q11的栅极连接且其连接端为三值与门的第一输入端，第八mos管 q8的漏极、第九mos管q9的漏极和第十mos管q10的漏极连接，第九mos管q9 的源极、第九mos管q9的衬底、十一mos管的源极、第十一mos管q11的衬底、第十三mos管q13的源极、第十三mos管q13的衬底、第十四mos管q14的源极、第十四mos管q14的衬底、第十五mos管q16的衬底和第十六mos管q16的衬底均接地，第十mos管q10的源极、第十一mos管q11的漏极、第十二mos管q12 的栅极、第十三mos管q13的栅极和第十四mos管q14的栅极连接，第十二mos 管q12的漏极、第十三mos管q13的漏极和
第十六mos管q16的栅极连接，第十五 mos管q15的源极和第十六mos管q16的漏极连接；
17.如图4所示，三值或门r1包括第十七mos管q17、第十八mos管q18、第十九 mos管q19、第二十mos管q20、第二十一mos管q21、第二十二mos管q22、第二十三mos管q23、第二十四mos管q24、第二十五mos管q25、第二十六mos 管q26、第二十七mos管q27、第二十八mos管q28、第二十九mos管q29和第三十mos管q30，第十七mos管q17、第十九mos管q19、第二十一mos管q21、第二十三mos管q23、第二十四mos管q24、第二十五mos管q25、第二十七mos 管q27和第二十九mos管q29均为pmos管，第十八mos管q18、第二十mos管 q20、第二十二mos管q22、第二十六mos管q26、第二十八mos管q28和第三十 mos管q30均为nmos管，第十七mos管q17的宽长比为355n/60n，第十八mos 管q18的宽长比为120n/60n，第十九mos管q19的宽长比为200n/60n，第二十mos 管q20的宽长比为200n/60n，第二十一mos管q21的宽长比为355n/60n，第二十二 mos管q22的宽长比为120n/60n，第二十三mos管q23的宽长比为200n/60n，第二十四mos管q24的宽长比为200n/60n，第二十五mos管q25的宽长比为355n/60n，第二十六mos管q26的宽长比为120n/60n，第二十七mos管q27的宽长比为200n/60n，第二十八mos管q28的宽长比为200n/60n，第二十九mos管q29的宽长比为200n/60n，第三十mos管q30的宽长比为200n/60n，第十七mos管q17的源极、第十七mos 管q17的衬底、第十九mos管q19的衬底、第二十一mos管q21的源极、第二十一 mos管q21的衬底、第二十三mos管q23的源极、第二十三mos管q23的衬底、第二十四mos管q24的衬底、第二十九mos管q29的衬底、第二十五mos管q25 的源极、第二十五mos管q25的衬底和第二十七mos管q27的衬底均接入电源，第十七mos管q17的栅极、第十八mos管q18的栅极、第十九mos管q19的源极和第三十mos管q30的源极连接且其连接端为三值或门r1的第一输入端，第十七mos 管q17的漏极、第十八mos管q18的漏极、第十九mos管q19的栅极和第二十mos 管q20的栅极连接，第十八mos管q18的源极、第十八mos管q18的衬底、第二十 mos管q20的源极、第二十mos管q20的衬底、第二十二mos管q22的源极和第二十二mos管q22的衬底均接地，第十九mos管q19的漏极、第二十mos管q20 的漏极、第二十一mos管q21的栅极、第二十二mos管q22的栅极和第二十四mos 管q24的栅极连接，第二十一mos管q21的漏极、第二十二mos管q22的漏极和第二十三mos管q23的栅极连接，第二十三mos管q23的漏极、第二十九mos管q29 的漏极和第三十mos管q30的漏极连接且其连接端为三值或门r1的输出端，第二十四mos管q24的源极、第二十五mos管q25的栅极、第二十六mos管q26的栅极、第二十七mos管q27的栅极和第二十八mos管q28的栅极连接且其连接端为三值或门r1的第二输入端，第二十四mos管q24的漏极和第二十九mos管q29的源极连接，第二十五mos管q25的漏极、第二十六mos管q26的漏极和第二十七mos管 q27的源极连接，第二十六mos管q26的源极、第二十六mos管q26的衬底、第二十八mos管q28的源极、第二十八mos管q28的衬底和第三十mos管q30的衬底均接地，第二十七mos管q27的漏极、第二十八mos管q28的漏极、第二十九 mos管q29的栅极和第三十mos管q30的栅极连接。
18.当本发明的三值d型触发器的时钟端接入时钟信号cp，输入端接入输入信号d时，在时钟信号cp＝0时，第二三值与门a2的输出端输出逻辑0，第一三值与门a1的输出端输出三值d型触发器的输出端上一次输出的信号，第二三值与门a2的输出端输出的逻辑0和第一三值与门a1的输出端输出的信号通过三值或门r1后在三值d型触发器的输出端输出信号q；在时钟信号cp＝2时，第二三值与门a2的输出端输出输入信号 d，第一三值与门a1的输出端输出逻辑0，输入信号d和逻辑0通过三值或门r1后在三值d型触发器的输出端输出信号q，此
时输出信号q等于输入信号d；本发明的基于多阈值cmos的三值d型触发器的三值与门的仿真波形图如图5所示，图5中，最上方波形为三值与门的第一输入端接入的输入信号a，第二条波形为三值与门的第二输入端接入的输入信号b，最下方波形为三值与门的输出端输出的输出信号out。分析图 5可知，三值与门的输出信号out为输入信号a和输入信号b中取值数小的信号，三值与门结果正确，具有正确的逻辑功能。本发明的基于多阈值cmos的三值d型触发器的三值或门的仿真波形图如图6所示，图6中，最上方波形为三值或门的第一输入端接入的输入信号a，第二条波形为三值或门的第二输入端接入的输入信号b，最下方波形为三值或门的输出端输出的输出信号out。分析图6可知，三值或门的输出信号out 为输入信号a和输入信号b中取值数大的信号，三值或门结果正确，具有正确的逻辑功能。本发明的基于多阈值cmos的三值d型触发器的仿真波形图如图7所示，图7中，波形d表示三值d型触发器的输入端接入的输入信号，cp表示三值d型触发器的时钟端接入的时钟信号，q表示三值d型触发器的输出端输出的输出信号，分析图7可知，输入信号d与输出信号q波形一致，本发明的基于多阈值cmos的三值d型触发器的输入信号和输出信号均为三值信号，实现了暂时存储的功能，具有正确的逻辑。