一种基于高速DAC电路产生低杂散信号的校准算法的制作方法

一种基于高速dac电路产生低杂散信号的校准算法
技术领域
1.本发明涉及雷达通信对抗仪器的测量技术领域，具体为一种基于高速dac电路产生低杂散信号的校准算法，采用高速dac基带信号输出杂波抑制的优化电路与校准的算法。


背景技术：

2.在雷达、通信、航空航天等领域，高速数字基带信号的应用极为广泛，基带信号的性能指标直接影响着雷达、通信系统的信号质量。高速dac基带信号的产生是基于波形存储的dds，采用直接数字频率合成器技术，其信号具有频率转换时间短、频率分辨率高、输出相位连续、稳定度高、可编程、全数字化、易集成等突出优点。
3.dds是一种从相位概念出发直接合成所需波形的数字频率合成技术。其工作过程为在时钟脉冲的控制下，由加法器将频率控制数据与累加寄存器输出的累加相位数据相加,把相加后的结果送累加寄存器的输入端。累加寄存器一方面将在上一时钟周期作用后产生的新相位数据反馈到加法器的输入端,使加法器在下一时钟的作用下继续与频率控制数据相加,另一方面将这个值作为取样地址值送入幅度/相位转换电路的波形存储器,幅度/相位转换电路根据这个地址值输出相应的波形数据。最后经dac和低通滤波器将波形数据转换成所需要的模拟波形。相位累加器在基准时钟作用下,进行线性相位累加,当相位累加器加满量时就会产生一次溢出,这样就完成了一个周期,这个周期就是dds信号的频率周期。
4.由于dds数字化实现的固有特点,决定了其输出信号频谱杂散较大，其杂散的来源主要有以下几个方面：
5.1、相位截断误差，从相位截断造成的误差分析可知，误差序列是周期序列,故其频谱是离散的,这些杂散分量的能量集中在有限的离散谱线上,造成在整个dds的输出频带内无法满足规定的无杂散要求。如果能破坏的周期性,使相位截断误差变成随机序列，就能将有规律的杂散分量变成随机的相位噪声,从而消除相位截断引起的杂散,提高输出频谱的纯度。
6.2、幅度量化杂散，由于波形存储器的电压值是二进制数字量,从而形成字长量化效应,在输出信号的频谱上表现为背景杂散。可通过量化位数的增加,幅度量化的信噪比提高,故通常抑制幅度量化误差的方法是尽量提高波形存储器的容量。
7.3、dac非线性误差，理想的dac应是线性的,但实际上dac是半波不对称的,它的正半周期近似于理想dac,负半周期则偏离,时域上的半波不对称性在频域中引入了偶阶杂散,而平衡结构可消除偶次分量。此外,由于数据传输延迟的不对称、逻辑翻转的不对称等原因,dac产生了瞬间毛刺。平衡dac结构有效地消除了毛刺,从而降低了整体杂散能量。
8.4、dac信号输出产生的基波和相关谐波的镜像频率及非线性杂散，该类杂散有以下特点：
9.a、随基带频率的改变而改变，且频率值与时钟信号相关。
10.b、杂散相比前两类杂散，其功率电平较大，且有多个频点。
11.c、随着基带频率的增高，其杂散较大的频点增多，且信杂比恶化多。
12.第四类杂散是dac电路芯片特性造成，dac的位数和信号扰动几乎无法改变信号的幅频特性，本技术的电路和算法可以较大的改善该类杂散信号的抑制度，其优化电路与算法可提高20dbc的杂波抑制。


技术实现要素：

13.根据上述技术问题，本发明改善该类杂散信号的抑制度，进而优化电路与算法，可提高20dbc的杂波抑制等。
14.为解决上述问题，本发明提供如下技术方案：
15.一种基于高速dac电路产生低杂散信号的校准算法，包括dac电路1与dac电路2均由时钟参考电路提供时钟信号，通过fpga单元电路中dds的控制进行基带信号的产生，dac电路1为主输出信号，dac电路2为校准用对消电路，dac电路2产生与dac电路1幅度相等，相位相反的频率信号与dac电路1的信号通过合路器进行主信号的对消，使得进入adc接收单元的有用信号及杂散信号能够满足adc的无杂散动态要求，且信号不饱和。
16.进一步的，一种基于高速dac电路产生低杂散信号的校准算法，包括如下步骤：
17.步骤1，通过公式：rfa＝|n*lo1
±
m*rfout1|，计算出镜像及混频杂散点频率；
18.公式含义：lo1为dac电路1的时钟信号，rfout1为dac电路1的基带信号，rfa为计算出的杂散点；
19.步骤2，通过dac电路1和dac电路2产生两个rfout1信号，进行主信号的抵消，消除大信号对杂散信号检测能力的影响，方便adc检测杂散信号；
20.步骤3，通过adc接收单元6检测出各个计算频点的幅度和相位信息，并通过fpga单元电路5中多个dds模块控制dac电路11分别产生与杂散信号频率、幅度相等且相位相反的信号，以抵消dac电路11中的杂散信号，从而提高信号的杂波抑制度；
21.步骤4，校准后的信号通过开关单元，切换至高频信号输出接口，该高频信号输出接口输出的高频信号，其杂波抑制将有20dbc以上的优化。
22.与现有技术相比，本发明提供一种基于高速dac电路产生低杂散信号的校准算法有益效果如下：
23.1、本发明提供一种基于高速dac电路产生低杂散信号的校准算法，时钟参考电路为dac电路1、dac电路2、adc接收单元及fpga单元电路提供高指标时钟信号，dac电路1单元模块产生系统需要的信号输出，dac电路2单元模块为电路校准应用；由于dac电路中非谐波分量以及相关谐波的镜像频率等杂散信号造成其dac电路频率输出信号杂波较大，常规信号输出其杂波抑制仅在60dbc左右，通过本发明的校准算法，可提高杂波抑制指标优于80dbc，整体杂波抑制指标提升20dbc以上。
附图说明
24.为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
25.图1为本发明提供一种基于高速dac电路产生低杂散信号的校准算法流程图。
26.图中标号：1-dac电路1；2-dac电路2；3-开关单元；4-合路器；5-fpga单元电路；6-adc接收单元；7-高频信号输出接口；时钟参考电路。
具体实施方式
27.下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
28.如图1所示，所述一种基于高速dac电路产生低杂散信号的校准算法，包括dac电路11与dac电路22均由时钟参考电路8提供时钟信号，通过fpga单元电路5中dds的控制进行基带信号的产生，dds电路1为主输出信号，dds电路2为校准用对消电路，dds电路2产生与dac电路1幅度相等，相位相反的频率信号与dac电路1的信号通过合路器4进行主信号的对消，使得进入adc接收单元6的有用信号及杂散信号能够满足adc的无杂散动态要求，且信号不饱和。
29.一种基于高速dac电路产生低杂散信号的校准算法，包括如下步骤：
30.步骤1，通过公式：rfa＝|n*lo1
±
m*rfout1|，计算出镜像及混频杂散点频率；
31.公式含义：lo1为dac电路1的时钟信号，rfout1为dac电路1的基带信号，rfa为计算出的杂散点；
32.步骤2，通过dac电路1和dac电路2产生两个rfout1信号，进行主信号的抵消，消除大信号对杂散信号检测能力的影响，方便adc检测杂散信号；
33.步骤3，通过adc接收单元6检测出各个计算频点的幅度和相位信息，并通过fpga单元电路5中多个dds模块控制dac电路11分别产生与杂散信号频率、幅度相等且相位相反的信号，以抵消dac电路11中的杂散信号，从而提高信号的杂波抑制度；
34.步骤4，校准后的信号通过开关单元，切换至高频信号输出接口，该高频信号输出接口输出的高频信号，其杂波抑制将有20dbc以上的优化。
35.时钟参考电路为dac电路1、dac电路2、adc接收单元及fpga单元电路提供高指标时钟信号，dac电路1单元模块产生系统需要的信号输出，dac电路2单元模块为电路校准应用；由于dac电路中非谐波分量以及相关谐波的镜像频率等杂散信号造成其dac电路频率输出信号杂波较大，常规信号输出其杂波抑制仅在60dbc左右，通过本发明的校准算法，可提高杂波抑制指标优于80dbc，整体杂波抑制指标提升20dbc以上。
36.以上所述的实施例仅仅是对本发明的优选实施方式进行描述，并非对本发明的范围进行限定，在不脱离本发明设计精神的前提下，本领域普通技术人员对本发明的技术方案做出的各种变形和改进，均应落入本发明装置权利要求书确定的保护范围内。