一种SARADC开关电容切换电路

一种sar adc开关电容切换电路
技术领域
1.本发明涉及一种sar adc开关电容切换电路，属于模拟集成电路技术领域，主要应用于sar adc模数转换器。


背景技术：

2.随着科技的迅速发展，更多智能化的设备被应用在我们的生活中，因此各种不同的便携式设备也迎来了飞速发展的时期，智能电子产品应用在我们生活中的方方面面，在航空航天，国防军事，智能电器和4g通讯等领域应用广泛。在半导体的迅速发展过程中，cmos工艺也越来越先进，使得电路的速度、面积、功耗方面不断的提升。在自然界中，我们所熟悉的声音、光、压力等都属于模拟信号，无法较好的处理并进行应用，因此必须通过模数转换器(adc)将这些时间和幅值连续的模拟信号转换为时间离散、幅值量化的数字信号，方便后续进行处理使用。在电路系统中，adc的精度、速度、功耗等逐渐成为系统向高精度、高速、低功耗发展的瓶颈。
3.随着集成电路设计工艺的不断发展以及进步，并且soc设计技术的日益增进，芯片中可以集成越来越多的电路单元模块。其中，便携系统、生物医疗以及无线传感网络等系统对功耗的要求比较严格。对于芯片内部的a/d转换器而言，低功耗的设计研究一直是设计师比较关注的问题。随着半导体工艺的发展不断的提升，伴随着cmos工艺尺寸由原来的0.6μm减小到现在的14nm甚至更小，a/d转换器的功耗也在不断减少。在众多adc中，逐次逼近型(successive approximation register),sar adc整体结构简单，受到了国内外研究者广泛的关注。


技术实现要素：

4.本发明的目的是在克服已有技术的不足，提出一种sar adc开关电容切换电路，该电路采用下极板采样技术，可以避免采样过程中电荷泄露，可以实现更高精度的模数转换器，采样结束后，将采样电压保持在电容上极板上，在转换阶段，采用所提出的开关电容切换电路进行切换，实现在低功耗的转换。
5.实现本发明目的技术方案是：
6.一种sar adc开关电容切换电路，其组成包括：非交叠时钟发生源，开关电容电路两部分。其中非交叠时钟源用于产生两相非交叠时钟，用于实现模数转换器下极板采样的完成。开关电容电路用于实现开关电容切换，使得在更低的功耗下进行转换。
7.所述的4bit开关电容电路包含六个电容c1-c6电容以及十个开关s1-s10开关。其中c1-c6为开关电容电路的二进制电容阵列，其中第一个开关c1、第二个开关c2、第三个开关c3和第四个电容c4、第五个电容c5、第六个电容c6分别为差分电容阵列p、n两端。其中p端电容阵列排列从左往右分别为第一个电容、第二个电容、第三个电容，n端电容阵列排列依次往右分别为第六个电容、第五个电容、第四个电容，其中第一个电容c1、第二个电容c2、第三个电容c3分别和第六个电容c6、第五个电容c5、第四个电容c4的位置水平对称，第一个电
容c1和第六个电容c6分别为p、n端电容阵列的最高位电容。第三个电容c3和第四个电容c4的值都为单位电容c，单位电容可以为任意值，第二个电容c2和第五个电容c5为电容阵列的最低位电容，取值为单位电容c,第一个电容c1和第六个电容c6为电容阵列的最高位电容，取值为第二个电容c2或第五个电容c5的两倍，为两倍的单位电容2c。为了构成二进制电容阵列，第三个电容c3、第四个电容c4、第二个电容c2、第五个电容c5的值必须相等，第一个电容c1等于第二个电容c2与第三个电容c3之和，构成二进制电容阵列，第六个电容c6等于第五个电容c5与第四个电容c4之和，构成二进制电容阵列。
8.s1-s6为coms开关，其中第一个开关s1、第二个开关s2、第三个开关s3的其中一端分别接到p端电容阵列中第一个电容c1、第二个电容c2、第三个电容c3的下极板，另外一端分别接到电压基准vref、vcm、gnd上，其中vcm为vref的一半。第四个开关s4、第五个开关s5、第六个开关s6的一端分别接到n端电容阵列中第四个电容c4、第五个电容c5、第六个电容c6的下极板，另外一端分别接到电压基准vref、vcm、gnd。开关s7-s8为cmos开关，第七个开关s7、第八个开关s8的一端分别接p、n两端差分电容阵列的上极板，另外一端都接参考电压源vcm。第九个开关s9、第十个开关s10为自举开关，第九个开关s9、第十个开关s10的一端分别接p、n端电容阵列的下极板，另外一端分别接vin和vip。p、n端电容阵列的上极板分别接比较器的正负极。
9.所述的开关s1-s6均由3个coms开关组成，以第一个开关s1为例，第一个开关s1由s13、s14、s15组成，其中s13由第一个mostet管m1、第二个mostet管m2组成，s14由第三个mostet管m3、第四个mostet管m4组成，s15由第五个mostet管m5、第六个mostet管m6组成，第一个mostet管m1和第二个mostet管m2的漏极相连接，第一个mostet管m1、第二个mostet管m2的源极相接作为开关的一端输入接入vref,第一个mostet管m1的栅极接～s_ref,第二个mostet管m2的栅极接s_ref,其中～s_ref和s_ref为高电位或者低电位控制开关导通或关断，并且两个信号为互补信号。第三个mostet管m3和第四个mostet管m4的漏极连接，第三个mostet管m3、第四个mostet管m4的源极相接作为开关的一端输入接入vcm，第三个mostet管m3的栅极接～s_vcm,第四个mostet管m4的栅极接s_vcm,其中～s_vcm和s_vcm为高电位或者低电位控制开关导通或关断，并且两个信号为互补信号。第五个mostet管m5和第六个mostet管m6的漏极连接，第五个mostet管m5、第六个mostet管m6的源极相接作为开关的一端输入接入gnd，第五个mostet管m5的栅极接～s_gnd,第六个mostet管m6的栅极接s_gnd,其中～s_gnd和s_gnd为高电位或者低电位控制开关导通或关断，并且两个信号为互补信号。m1-m6的漏极相连接作为开关的一端输入接电容的下极板。
附图说明
10.图1为本发明所提出的开关切换电路的结构图
11.图2为用于本发明所提出的开关切换策略切换过程示意图
12.图3为本发明所使用的开关切换电路中的开关
13.图4为本发明所使用的非交叠时钟电路波形示意图。
具体实施方式
14.一种sar adc开关电容切换电路，为了更加清晰的介绍本发明的目的和技术优势，
以下将结合附图及示例对本发明做更进一步详尽的说明，但不是限制本发明的应用范围。
15.如图1所述为本发明的电路结构图，图2为sar adc开关电容电路结构，开关电容电路用于实现sar adc中对输入信号的采样并且保持电压，在转换阶段采用所提出的开关切换电容策略进行切换，实现低功耗转换，图3为开关电容电路中所用的cmos开关，图4为非交叠时钟源产生的时序图。
16.该电路采用两相不交叠时钟工作：
17.在第一个时钟clk1、第一个时钟clk2的高电位为采样阶段，开关s7、s8、s9、s10闭合，开关s1、s2、s3、s4、s5、s6断开，给电容阵列充电。在采样结束时，clk1先进入低电位，开关s7、s8断开，随后clk2进入低电位，开关s9、s10切断，其目的是避免开关s9、s10的mos管发生电荷泄露，导致采样精度受到影响，无法实现高精度模数转换器。采样结束后将开关s1、s2、s3、s4、s5、s6接到电平vcm，此时p端电容阵列上极板电压vxp为vref-vin,n端电容阵列上极板电压vxn为vref-vip，比较器的输入端对vip-vin进行比较，得到sar adc最高位数字码b3，若比较结果大于零，则最高位数字码b3＝1,将p端电容阵列开关s1、s2、s3切换到gnd，此时p端电容阵列上极板电压vxp减小二分之一vref值，为下一次比较做准备，若比较结果等于零，则最高位数字码b3＝0,,n端电容阵列开关s4、s5、s6切换到gnd,此使vxn减小二分之一vref值，为下一次比较做准备。
18.第一阶段结束后，开始第二阶段的比较。若b3＝1,并且vip-vin-1/2vref比较结果也为非零，则b2＝1,开关s1、s2、s3、s4、s5保持不变，开关s6切换到vref,其结果为vxn增加四分之一vref值，下一阶段比较器将比较vip-vin-3/4vref是否大于零。若b3＝1，并且vip-vin-1/2vref比较结果为零，则b2＝0,开关s2、s3、s4、s5、s6保持不变，开关s1切换到vcm，其结果为p端电压vxp增加四分之一vref值，下一阶段比较器将比较vip-vin-1/4vref是否大于零。若b3＝0，并且vip-vin+1/2vref比较结果为非零，则b2＝1,开关s1、s2、s3、s4、s5保持不变，开关s6切换到vcm,其结果为vxn增加四分之一vref值，下一阶段比较器将比较vip-vin+1/4vref是否大于零。若b3＝0，并且vip-vin+1/2vref比较结果为零，则b2＝0,开关s2、s3、s4、s5、s6保持不变，开关s1切换到vref,其结果为vxp增加四分之一vref值，下一阶段比较器将比较vip-vin+3/4vref是否大于零。
19.第二阶段结束后，开始第三阶段的比较。若b3＝1、b2＝1,并且vip-vin-3/4vref比较结果也为非零，则b1＝1,开关s1、s2、s3、s4、s6保持不变，开关s5切换到vref,其结果为vxn增加八分之一vref值，下一阶段比较器将比较vip-vin-7/8vref是否大于零，若比较vip-vin-7/8vref大于零，则b0＝1,否则b0＝0。若b3＝1、b2＝1,并且vip-vin-3/4vref比较结果也为零，则b1＝0,开关s1、s3、s4、s5、s6保持不变，开关s2切换到vcm,其结果为vxp增加八分之一vref值，下一阶段比较器将比较vip-vin-5/8vref是否大于零，若比较vip-vin-5/8vref大于零，则b0＝1,否则b0＝0。若b3＝1、b2＝0,并且vip-vin-1/4vref比较结果也为非零，则b1＝1,开关s1、s2、s3、s4、s6保持不变，开关s5切换到vref,其结果为vxn增加八分之一vref值，下一阶段比较器将比较vip-vin-3/8vref是否大于零，若比较vip-vin-3/8vref大于零，则b0＝1,否则b0＝0。若b3＝1、b2＝0,并且vip-vin-1/4vref比较结果也为零，则b1＝0,开关s1、s3、s4、s5、s6保持不变，开关s2切换到vcm,其结果为vxp增加八分之一vref值，下一阶段比较器将比较vip-vin-1/8vref是否大于零，若比较vip-vin-1/8vref大于零，则b0＝1,否则b0＝0。若b3＝0、b2＝1,并且vip-vin+1/4vref比较结果也为非零，则b1＝1,开
关s1、s2、s3、s4、s6保持不变，开关s5切换到vcm,其结果为vxn增加八分之一vref值，下一阶段比较器将比较vip-vin+1/8vref是否大于零，若比较vip-vin+1/8vref大于零，则b0＝1,否则b0＝0。若b3＝0、b2＝1,并且vip-vin+1/4vref比较结果也为零，则b1＝0,开关s1、s3、s4、s5、s6保持不变，开关s2切换到vref,其结果为vxp增加八分之一vref值，下一阶段比较器将比较vip-vin+3/8vref是否大于零，若比较vip-vin+3/8vref大于零，则b0＝1,否则b0＝0。若b3＝0、b2＝0,并且vip-vin+3/4vref比较结果也为非零，则b1＝1,开关s1、s2、s3、s4、s6保持不变，开关s5切换到vcm,其结果为vxn增加八分之一vref值，下一阶段比较器将比较vip-vin+5/8vref是否大于零，若比较vip-vin+5/8vref大于零，则b0＝1,否则b0＝0。若b3＝0、b2＝0,并且vip-vin+3/4vref比较结果也为零，则b1＝0,开关s1、s3、s4、s5、s6保持不变，开关s2切换到vref,其结果为vxp增加八分之一vref值，下一阶段比较器将比较vip-vin+7/8vref是否大于零，若比较vip-vin+7/8vref大于零，则b0＝1,否则b0＝0。至此经过四次比较后得到4bit数字码
20.当然，上述说明并非是对本发明的限制，本发明也并不仅限于上述举例，本技术领域的技术人员在本发明的实质范围内所做出的变化、改型、添加或替换，也应属于本发明的保护范围。