三维存储器件及其制造方法与流程

本公开的实施方式涉及三维(3d)存储器件及其制造方法。

背景技术：

1、通过改善工艺技术、电路设计、编程算法和制造工艺，平面存储单元被缩放到更小的尺寸。然而，随着存储单元的特征尺寸接近下限，平面工艺和制造技术已经变得具有挑战性且成本高昂。结果，平面存储单元的存储密度接近上限。

2、3d存储架构能够解决平面存储单元中的密度限制。3d存储架构包括存储阵列以及外围器件，所述外围器件用于控制来自存储阵列以及去往存储阵列的信号。

技术实现思路

1、本文公开了3d存储器件及其制造方法的实施方式。

2、本公开的一方面提供了一种用于形成三维(3d)存储器件的方法。所述方法包括形成第一半导体结构和第二半导体结构，然后键合所述第二半导体结构和所述第一半导体结构，以形成所述3d存储器件。形成所述第一半导体结构包括：在第一衬底上形成第一晶体管，在所述第一晶体管上方设置第一半导体层，以及在所述第一半导体层上形成第二晶体管。所述第一晶体管包括第一栅极电介质层并且所述第二晶体管包括第二栅极电介质层，所述第二栅极电介质层的厚度小于所述第一栅极电介质层的厚度。所述第二半导体结构包括存储单元。

3、在一个实施方式中，设置所述第一半导体层包括晶圆键合、智能切割和/或化学气相沉积。

4、在一个实施方式中，形成所述第二晶体管包括形成完全耗尽晶体管，其中，所述完全耗尽晶体管包括在操作期间完全耗尽的有源器件区。

5、在一个实施方式中，形成所述完全耗尽晶体管包括形成垂直延伸穿过所述第一半导体层的源极区/漏极区。

6、在一个实施方式中，设置所述第一半导体层包括设置具有小于100nm的厚度的所述第一半导体层。

7、在一个实施方式中，所述方法还包括形成厚度在50nm和100nm之间的范围内的所述第一半导体层。

8、在一个实施方式中，形成所述第一半导体结构还包括形成垂直穿过所述第一半导体层以电隔离所述第二晶体管的隔离结构。

9、在一个实施方式中，形成所述第一半导体结构还包括：在设置所述第一半导体层之前，在所述第一晶体管上设置第一绝缘层；以及在所述第一绝缘层中形成第一互连结构，以电连接至所述第一晶体管。

10、在一个实施方式中，形成所述第一半导体结构还包括：在所述第二晶体管上设置第二绝缘层；以及在所述第二绝缘层中形成第二互连结构，以电连接至所述第二晶体管，其中，所述第二互连结构中的至少一个延伸穿过所述隔离结构并且与所述第一互连结构中的至少一个电连接。

11、在一个实施方式中，形成所述第二半导体结构包括：在第二半导体层上形成交替的导电层和电介质层的膜堆叠体；形成垂直穿过所述膜堆叠体的存储串；以及在所述膜堆叠体中形成阶梯结构。

12、在一个实施方式中，形成所述第二半导体结构还包括：在所述膜堆叠体上设置第三绝缘层；以及形成与字线或位线电连接的第三互连结构，其中，在键合所述第二半导体结构和所述第一半导体结构之后，所述第三互连结构中的至少一个与所述第二互连结构中的至少一个电连接。

13、在一个实施方式中，所述方法还包括：形成垂直穿过所述第二半导体层的贯穿衬底互连；以及形成电连接至所述贯穿衬底互连的接触焊盘，其中，所述接触焊盘和所述膜堆叠体位于所述第二半导体层的相对侧上。

14、在一个实施方式中，形成所述第二半导体结构还包括形成延伸穿过所述第三绝缘层的触点via(垂直互连通路)，其中，所述触点via电连接至所述第二互连结构中的至少一个以及所述贯穿衬底互连。

15、本公开的另一方面提供了一种具有第一半导体结构以及设置在所述第一半导体结构上的第二半导体结构的存储器件。所述第一半导体结构包括：具有第一栅极电介质层的第一晶体管；设置在所述第一晶体管上的第一半导体层；以及设置在所述第一半导体层上的第二晶体管。所述第二晶体管包括第二栅极电介质层，所述第二栅极电介质层的厚度小于所述第一栅极电介质层的厚度。所述第二半导体结构包括耦接至所述第一晶体管和所述第二晶体管的存储单元。

16、在一个实施方式中，所述第一晶体管被配置为以第一电压操作并且所述第二晶体管被配置为以第二电压操作，其中，所述第二电压小于所述第一电压。

17、在一个实施方式中，所述第一电压高于3.3v。

18、在一个实施方式中，所述第二电压不高于3.3v。

19、在一个实施方式中，所述第一晶体管包括第一阈值电压并且所述第二晶体管包括第二阈值电压，所述第二阈值电压的幅度小于所述第一阈值电压的幅度。

20、在一个实施方式中，所述第一半导体层包括小于100nm的厚度。

21、在一个实施方式中，所述第一半导体层包括在50nm和100nm之间的范围内的厚度。

22、在一个实施方式中，所述第二晶体管是在操作期间具有完全耗尽的有源器件区的至少一部分的完全耗尽晶体管。

23、在一个实施方式中，所述第二晶体管包括垂直延伸穿过所述第一半导体层的源极区/漏极区。

24、在一个实施方式中，所述第一半导体结构还包括垂直穿过所述第一半导体层以电隔离所述第二晶体管的隔离结构。

25、在一个实施方式中，所述第一半导体结构还包括：设置在所述第一晶体管上的第一绝缘层以及设置在所述第一绝缘层中的第一互连结构，其中，所述第一互连结构中的至少一个与所述第一晶体管电连接。

26、在一个实施方式中，所述第一半导体结构还包括：设置在所述第二晶体管上的第二绝缘层；以及设置在所述第二绝缘层中的第二互连结构，其中，所述第二互连结构中的至少一个与第二晶体管电连接。

27、在一个实施方式中，所述第二互连结构中的至少一个通过延伸穿过所述隔离结构与所述第一互连结构中的至少一个连接。

28、在一个实施方式中，所述第二半导体结构还包括交替的导电层和电介质层的膜堆叠体以及垂直穿过所述膜堆叠体的存储串。

29、在一个实施方式中，所述第二半导体结构还包括覆盖所述膜堆叠体的第三绝缘层以及所述第三绝缘层中的第三互连结构，其中，所述第三互连结构与字线、位线或所述第二互连结构中的至少一个电连接。

30、在一个实施方式中，所述存储器件还包括：第二半导体层；穿过所述第二半导体层的贯穿衬底互连；以及与所述贯穿衬底互连电连接的接触焊盘，其中，所述接触焊盘和所述膜堆叠体位于所述第二半导体层的相对侧上。

31、在一个实施方式中，所述存储器件还包括穿过所述第三绝缘层的触点垂直互连通路(via)，其中，所述触点via与所述第二互连结构中的至少一个和所述贯穿衬底互连连接。

32、本公开的又一方面提供了一种具有第一半导体结构和第二半导体结构的存储器件。所述第一半导体结构包括：第一组外围电路，所述第一组外围电路具有被配置以用第一电压操作的第一晶体管；以及第二组外围电路，所述第二组外围电路具有被配置为以低于所述第一电压的第二电压操作的第二晶体管。所述第二组外围电路设置在所述第一组外围电路上方。所述第二半导体结构包括耦接至所述第一半导体结构的存储单元。

33、在一个实施方式中，所述第一电压高于3.3v。

34、在一个实施方式中，所述第二电压不高于3.3v。

35、在一个实施方式中，所述第一晶体管包括第一栅极电介质层并且所述第二晶体管包括第二栅极电介质层，所述第二栅极电介质层的厚度小于所述第一栅极电介质层的厚度。

36、在一个实施方式中，所述第一晶体管包括第一阈值电压，并且所述第二晶体管包括第二阈值电压，其中，所述第二阈值电压的幅度小于所述第一阈值电压的幅度。

37、在一个实施方式中，所述第二组外围电路设置在第一半导体层上，并且所述第一半导体层设置在所述第一外围电路上。

38、在一个实施方式中，所述第一半导体层包括小于100nm的厚度。

39、在一个实施方式中，所述第一半导体层包括在50nm和100nm之间的范围内的厚度。

40、在一个实施方式中，所述第二组外围电路还包括垂直穿过所述第一半导体层的隔离结构。

41、在一个实施方式中，所述第一组外围电路包括第一互连结构并且所述第二组外围电路包括第二互连结构，其中，所述第一互连结构和所述第二互连结构通过延伸穿过所述隔离结构彼此电连接。

42、在一个实施方式中，所述第二晶体管包括垂直延伸穿过所述第一半导体层的源极区/漏极区。

43、在一个实施方式中，所述第二组外围电路包括在操作期间具有完全耗尽的有源器件区的完全耗尽晶体管。

44、在一个实施方式中，所述第一组外围电路包括字线驱动器和/或位线驱动器。

45、在一个实施方式中，所述第二组外围电路包括页缓冲器、感测放大器和/或输入/输出(i/o)电路。

46、本公开的又一方面提供了一种包括存储器控制器和存储器件的存储系统。所述存储器件包括第一半导体结构，所述第一半导体结构具有被配置为以第一电压操作的第一组外围电路以及被配置为以低于所述第一电压的第二电压操作的第二组外围电路。所述第二组外围电路设置在所述第一组外围电路上方。所述存储器件还包括第二半导体结构，所述第二半导体结构设置在所述第一半导体结构上方，其中，所述第二半导体结构包括耦接至所述第一半导体结构的存储单元。

47、本公开的其他方面可以通过本领域技术人员考虑到本公开的说明书、权利要求和附图来理解。