半导体结构、存储器及其制造方法、电子设备与流程

1.本公开涉及半导体技术领域，特别是涉及一种半导体结构、存储器及其制造方法、电子设备。


背景技术：

2.动态随机存储器（dynamic random access memory，简称dram）是计算机等电子设备中常用的半导体存储器，其由多个存储单元构成。示例性的，每个存储单元至少包括晶体管，也可以包括电容器。晶体管的栅极与字线电连接，晶体管的第一电极（例如源极）与位线电连接，晶体管的第二电极（例如漏极）与电容器电连接。字线上的字线电压能够控制晶体管的开启与关闭，从而能够通过位线读取存储在电容器中的数据信息，或者将数据信息写入电容器中。
3.目前，随着集成电路制程的快速发展，对半导体产品的集成度的要求越来越高。相较于二维动态随机存取存储器(2d-dram)而言，三维动态随机存取存储器(3d-dram)可以具有更高的集成密度以及更大的存储容量。
4.目前，寻求一种结构和工艺简单，性能相对较高的存储器是业内追求的方向之一。


技术实现要素：

5.基于此，本公开实施例提供了一种半导体结构、存储器及其制造方法、电子设备，利于简化器件结构并降低半导体结构和存储器的工艺难度和生产成本。
6.根据一些实施例，本公开一方面提供了一种存储器的制造方法，用于制造存储器。所述存储器包括沿垂直衬底的方向堆叠的多层存储单元阵列。每层所述存储单元阵列包括多列存储单元、多条沿列方向延伸的位线以及沿垂直衬底的方向延伸的多条字线。所述存储单元包括：第一晶体管的第一沟道区域和第一栅极，以及电容器的第一电极。
7.所述方法至少包括如下步骤。
8.于所述衬底上形成沿垂直衬底的方向堆叠且交替分布的多层隔离层和多层金属氧化物导电层。
9.对所述多层隔离层和多层金属氧化物导电层进行一次刻蚀工艺，同时形成多层堆叠的图案化的金属氧化物导电层；每层所述图案化的金属氧化物导电层包括：位于不同区域且为一体式连接的所述位线、多个第一初始沟道区域和多个所述第一电极。
10.对形成所述位线、所述第一初始沟道区域和所述第一电极之后的所得结构进行一次刻蚀工艺，使得每个所述第一初始沟道区域的所述金属氧化物导电层的侧面裸露。
11.对每个所述第一初始沟道区域的所述金属氧化物导电层进行氧处理，使得所述第一初始沟道区域的所述金属氧化物导电层成为所述第一沟道区域的第一半导体层。
12.在每个所述第一半导体层的裸露表面依次包裹hk介质层和导电层，所述导电层用以形成所述第一栅极和所述字线。
13.在其中一些实施例中，所述方法还包括：对形成所述位线、所述第一初始沟道区域
和所述第一电极之后的所得结构进行一次刻蚀工艺，使得每个所述第一电极的侧面及其远离所述位线的端面裸露；在所述第一电极的裸露表面依次包裹hk介质层和导电层，以分别形成所述电容器的介质层和第二电极。
14.在其中一些实施例中，每层所述存储单元阵列还包括：沿行方向延伸的一条公共位线，以及沿垂直衬底的方向延伸的多条选通信号线。所述公共位线与对应层所述存储单元阵列中的各所述位线分别通过第二晶体管的第二沟道区域连接。所述对所述多层隔离层和多层金属氧化物导电层进行一次刻蚀工艺之后，每层所述图案化的金属氧化物导电层还包括：位于不同区域且与所述位线为一体式连接的所述公共位线和第二初始沟道区域。
15.相应地，所述对形成所述位线、所述第一初始沟道区域和所述第一电极之后的所得结构进行一次刻蚀工艺，使得每个所述第一初始沟道区域的所述金属氧化物导电层的侧面裸露，还包括：同时使得每个所述第二初始沟道区域的所述金属氧化物导电层的侧面裸露。
16.相应地，所述方法还包括：在对每个所述第一初始沟道区域的所述金属氧化物导电层进行氧处理的同时，对每个所述第二初始沟道区域的所述金属氧化物导电层进行氧处理，使得所述第二初始沟道区域的所述金属氧化物导电层成为所述第二沟道区域的第二半导体层；在每个所述第一半导体层的裸露表面依次包裹hk介质层和导电层的同时，在每个所述第二半导体层的裸露表面依次包裹hk介质层和导电层，所述导电层用以形成第二晶体管的第二栅极和所述选通信号线。
17.在其中一些实施例中，所述对所述多层隔离层和多层金属氧化物导电层进行一次刻蚀工艺，包括：对所述多层隔离层和多层金属氧化物导电层进行一次刻蚀工艺，形成贯通所述多层隔离层和多层金属氧化物导电层的多个第一沟槽。其中，多个所述第一沟槽分别沿着行方向延伸且在列方向上间隔分布。多个所述第一沟槽之间的区域为多层相互隔离的一体式导电膜层。每层所述一体式导电膜层包含：所述位线、沿着所述位线延伸出去的多个所述第一初始沟道区域以及沿着每个所述第一初始沟道区域延伸出去的所述第一电极。
18.在其中一些实施例中，所述对形成所述位线、所述第一初始沟道区域和所述第一电极之后的所得结构进行一次刻蚀工艺，使得每个所述第一初始沟道区域的所述金属氧化物导电层的侧面裸露之前，所述方法还包括：在多个所述第一沟槽内填充介质层，所述介质层的材料与所述隔离层的材料相同。
19.相应地，所述对形成所述位线、所述第一初始沟道区域和所述第一电极之后的所得结构进行一次刻蚀工艺，使得每个所述第一初始沟道区域的所述金属氧化物导电层的侧面裸露，包括：对所述介质层进行垂直衬底方向的干法刻蚀以及对相邻所述金属氧化物导电层之间的所述隔离层进行湿法刻蚀，以至少形成字线孔或第二沟槽；所述字线孔或第二沟槽同时裸露出多层的所述第一初始沟道区域的所述金属氧化物导电层的环状侧壁。
20.相应地，所述对每个所述第一初始沟道区域的所述金属氧化物导电层进行氧处理，使得所述第一初始沟道区域的所述金属氧化物导电层成为所述第一沟道区域的第一半导体层，包括：对所述字线孔或第二沟槽裸露出的所述金属氧化物导电层进行有氧环境中的退火工艺，使得所述字线孔或第二沟槽裸露的所述金属氧化物导电层成为裸露的所述第一半导体层。
21.在其中一些实施例中，多个所述字线孔沿列方向间隔排布。所述在每个所述第一
半导体层的裸露表面依次包裹hk介质层和导电层，包括：通过原子层沉积方法在所述字线孔裸露的所述第一半导体层上随形包覆所述hk介质层；于所述字线孔内形成包覆所述hk介质层并填充满所述字线孔的导电层；所述字线孔内的所述导电层在垂直衬底方向连接构成连接不同层所述存储单元的所述字线。
22.在其中一些实施例中，所述第二沟槽沿列方向延伸。所述在每个所述第一半导体层的裸露表面依次包裹hk介质层和导电层，包括：通过原子层沉积方法在所述第二沟槽裸露的所述第一半导体层上随形包覆所述hk介质层；于所述第二沟槽内形成包覆所述hk介质层并填充满所述第二沟槽的所述导电层；对填充满所述第二沟槽的所述导电层进行一次刻蚀工艺，形成沿垂直衬底方向延伸的多个字线隔离槽及在垂直衬底方向上构成连接不同层所述存储单元的所述字线；于所述字线隔离槽内形成字线隔离结构。
23.在其中一些实施例中，所述于所述衬底上形成沿垂直衬底的方向堆叠且交替分布的多层隔离层和多层金属氧化物导电层中，所述多层金属氧化物导电层为通过沉积法形成的多层含铟和锡的金属氧化物导电层。
24.根据一些实施例，本公开另一方面提供了一种半导体结构，包括：衬底以及设置于所述衬底上的叠层结构。所述叠层结构包括：沿垂直衬底的方向间隔层叠的多层隔离层和多层存储单元阵列。每层所述存储单元阵列包括：沿列方向延伸的多条位线、以及与各所述位线分别连接的多个存储单元。所述存储单元包括：依次沿远离所述位线的行方向设置的第一晶体管和电容器。所述第一晶体管包括第一半导体层。所述电容器包括位于所述第一半导体层远离所述位线一侧的第一电极。其中，所述位线、与所述位线相连接的多个所述存储单元中的所述第一电极、所述第一半导体层分别为同一层金属氧化物膜层位于不同区域的部分。
25.在其中一些实施例中，所述位线和所述第一电极对应区域的所述金属氧化物膜层为导电层，所述第一半导体层对应区域的所述金属氧化物膜层为半导体膜层。
26.在其中一些实施例中，每层所述存储单元阵列还包括：沿行方向延伸的一条公共位线。各所述公共位线与对应层所述存储单元阵列中的各所述位线分别通过第二晶体管的第二半导体层相连接。其中，所述位线与相连接的所述第二半导体层、所述公共位线分别为所述同一层金属氧化物膜层位于不同区域的部分。
27.在其中一些实施例中，所述同一层金属氧化物膜层为相互连接的一体式膜层。
28.在其中一些实施例中，所述同一层金属氧化物膜层为含铟和锡的膜层。
29.在其中一些实施例中，所述同一层金属氧化物膜层为铟锡氧化物膜层。
30.在其中一些实施例中，所述第一半导体层对应区域的所述金属氧化物膜层由通过对延伸到第一沟道区域的所述导电层进行氧处理形成。
31.在其中一些实施例中，所述同一层金属氧化物膜层中，所述第一半导体层对应区域的氧的占比大于所述位线和所述第一电极对应区域的氧的占比。
32.在其中一些实施例中，所述同一层金属氧化物膜层中，所述位线和所述第一电极对应区域的电子迁移率大于所述第一半导体层对应区域的电子迁移率。
33.在其中一些实施例中，所述隔离层为绝缘层。
34.在其中一些实施例中，所述同一层金属氧化物膜层包含：一条所述位线，以及连接于所述位线两侧的两列存储单元；每一列所述存储单元中的各所述第一半导体层同时连接
到所述位线。
35.在其中一些实施例中，每个所述第一半导体层为实心结构的金属氧化物膜层。
36.在其中一些实施例中，所述位线沿着列方向延伸；所述第一半导体层和所述第一电极沿垂直于所述位线延伸方向延伸，且所述第一半导体层和所述第一电极一体式形成条状结构。
37.根据一些实施例，本公开又一方面提供了一种存储器，包括：衬底上的存储单元阵列；以及，在平行衬底的平面内沿列方向延伸的位线。所述存储单元阵列中的存储单元包括第一晶体管；所述第一晶体管包括：第一沟道区域及位于所述第一沟道区域两侧的源极区域和漏极区域；所述源极区域或所述漏极区域与所述位线相连接；所述位线、所述源极区域、所述漏极区域和所述第一沟道区域由同一金属氧化物膜层形成且在所述金属氧化物膜层上一体式分布。
38.在其中一些实施例中，与所述位线相连接的所述源极区域或所述漏极区域为所述位线的一部分；或，所述第一沟道区域和所述源极区域、所述漏极区域均沿着垂直位线延伸的方向延伸。
39.在其中一些实施例中，所述存储器为3d存储器。所述衬底上的存储单元阵列为多层存储单元阵列。其中，所述存储器还包括多条字线。所述字线沿垂直所述衬底的方向延伸包裹不同层存储单元的所述第一沟道区域，且通过hk介质层与所述第一沟道区域绝缘。
40.根据一些实施例，本公开又一方面提供了一种电子设备，包括如上述的半导体结构，或如上述的存储器。
41.本公开实施例可以/至少具有以下优点：本公开实施例中，通过于衬底上形成沿垂直衬底的方向堆叠且交替分布的多层隔离层和多层金属氧化物导电层，再对所述多层隔离层和多层金属氧化物导电层进行一次刻蚀工艺，便可以同时形成多层堆叠且沿列方向延伸的多条位线、多个第一初始沟道区域和多个第一电极。也即，可以使得对应于每一条位线的各第一初始沟道区域、各第一电极和该位线为一体式连接且均为对应金属氧化物导电层的不同区域。之后，对形成位线、第一初始沟道区域和第一电极之后的所得结构进行一次刻蚀工艺，可以使得每个第一初始沟道区域的金属氧化物导电层的侧面裸露。这样对每个第一初始沟道区域的金属氧化物导电层进行氧处理，便可以使得第一初始沟道区域的金属氧化物导电层成为第一沟道区域的第一半导体层，以在每个第一半导体层的裸露表面依次包裹hk介质层和导电层，从而形成第一栅极和字线。
42.由上，本公开实施例采用此方法可以制造获得一些半导体结构及存储器。该半导体结构及存储器的结构简单，通过同一层金属氧化物导电层的形成图案便可以同步形成位线以及相连接多个存储单元中电容器和第一晶体管的导电连接框架。其中，第一晶体管的第一半导体层需要对第一初始沟道区域的金属氧化物导电层进行氧处理获得，而位线和电容器的第一电极，以及第一晶体管的源极区域和漏极区域等均可以由对应区域的金属氧化物导电层直接形成。如此，通过与隔离层交替分布并堆叠的多层金属氧化物导电层，可以容易地实现存储单元的三维堆叠，以获得半导体结构或存储器（尤其是3d存储器）。从而简化了器件的结构和制作过程。
附图说明
43.为了更清楚地说明本公开实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他实施例的附图。
44.图1为一些实施例中提供的一种存储器的制造方法的流程图；图2为一些实施例中提供的另一种存储器的制造方法的流程图；图3为一些实施例中提供的又一种存储器的制造方法的流程图；图4为一些实施例中提供的又一种存储器的制造方法的流程图；图5为一些实施例中提供的又一种存储器的制造方法的流程图；图6为一些实施例中提供的一种交替层叠形成隔离层和金属氧化物导电层后所得结构的结构示意图；图7为一些实施例中提供的一种形成初始叠层结构之后所得结构的结构示意图；图8为图7所示初始叠层结构中一种金属氧化物导电层在衬底上的正投影示意图；图9为一些实施例中提供的一种形成介质层之后所得结构的结构示意图；图10为一些实施例中提供的一种形成电容器容置槽后所得结构的结构示意图；图11为一些实施例中提供的一种形成电容器后所得结构的结构示意图；图12为一些实施例中提供的一种形成字线孔和选通信号线孔后所得结构的结构示意图；图13为一些实施例中提供的一种形成第一半导体层和第二半导体层后所得结构的结构示意图；图14为一些实施例中提供的一种形成第一晶体管、第二晶体管及电容器后所得结构的结构示意图；图15为图14所示结构一种沿a-a向的剖面示意图；图16为图14所示结构一种沿b-b向的剖面示意图；图17为一些实施例中提供的一种形成第二沟槽和选通信号线孔后所得结构的结构示意图；图18为一些实施例中提供的一种形成hk介质层后所得结构的结构示意图；图19为一些实施例中提供的另一种形成第一晶体管、第二晶体管及电容器后所得结构的结构示意图；图20为一些实施例中提供的一种形成字线隔离结构后所得结构的结构示意图。
45.附图标记说明：1-衬底，u-存储单元，t1-第一晶体管，t2-第二晶体管，c-电容器；ma-叠层结构，m-初始叠层结构；n-介质层；l1-隔离层，l2-金属氧化物导电层；bl-位线，cbl-公共位线，wl-字线，sl-选通信号线；21a-第一初始沟道区域，21-第一沟道区域，22-栅介质层，23-第一栅极，24-源极区域，25-漏极区域，26a-第二初始沟道区域，26-第二沟道区域，27-第二栅极；211-第一半导体层，261-第二半导体层；31-第一电极，32-介电层，33-第二电极；4-字线隔离结构；
g1-第一沟槽，g2-第二沟槽，hw-字线孔，hs-选通信号线孔，gc-电容器容置槽,gw-字线隔离槽。
具体实施方式
46.为了便于理解本公开，下面将参照相关附图对本公开进行更全面的描述。附图中给出了本公开的实施例。但是，本公开可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使本公开的公开内容更加透彻全面。
47.除非另有定义，本文所使用的所有的技术和科学术语与属于本公开的技术领域的技术人员通常理解的含义相同。本文中在本公开的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本公开。
48.应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦接”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦接到”其它元件或层时，则不存在居间的元件或层。
49.空间关系术语例如“在...下”、“在...下方”、“下面的”、“在...之下”、“在...之上”、“上方的”等，在这里可以用于描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下方”和“在...下”可包括上和下两个取向。此外，器件也可以包括另外地取向(譬如，旋转90度或其它取向)，并且在此使用的空间描述语相应地被解释。
50.在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应当理解的是，术语“包括/包含”或“具有”等指定所陈述的特征、整体、步骤、操作、组件、部分或它们的组合的存在，但是不排除存在或添加一个或更多个其他特征、整体、步骤、操作、组件、部分或它们的组合的可能性。同时，在本说明书中，术语“和/或”包括相关所列项目的任何及所有组合。
51.这里参考作为本公开的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例，这样可以预期由于例如制造技术和/或容差导致的所示形状的变化。因此，本公开的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造技术导致的形状偏差。图中显示的区实质上是示意性的，它们的形状并不表示器件的区的实际形状，且并不限定本公开的范围。
52.本公开一些实施例提供了一种存储器的制造方法，用于制造存储器。存储器包括沿垂直衬底的方向堆叠的多层存储单元阵列。每层存储单元阵列包括多列存储单元、多条沿列方向延伸的位线以及沿垂直衬底的方向延伸的多条字线。存储单元包括：第一晶体管的第一沟道区域和第一栅极，以及电容器的第一电极。
53.在一些实施例中，请参阅图1，所述存储器的制造方法包括如下步骤。
54.s100，于衬底上形成沿垂直衬底的方向堆叠且交替分布的多层隔离层和多层金属氧化物导电层。
55.s200，对多层隔离层和多层金属氧化物导电层进行一次刻蚀工艺，同时形成多层
堆叠的图案化的金属氧化物导电层。每层图案化的金属氧化物导电层包括：位于不同区域且为一体式连接的位线、多个第一初始沟道区域和多个第一电极。
56.s300，对形成位线、第一初始沟道区域和第一电极之后的所得结构进行一次刻蚀工艺，使得每个第一初始沟道区域的金属氧化物导电层的侧面（该侧面也可以理解为侧面的四面，文中其他位置提交的侧面也是类似理解）裸露。
57.s400，对每个第一初始沟道区域的金属氧化物导电层进行氧处理，使得该第一初始沟道区域的金属氧化物导电层成为第一沟道区域的第一半导体层。
58.s500，在每个第一半导体层的裸露表面依次包裹hk介质层和导电层，以形成第一栅极和字线。
59.此处，包裹第一半导体层裸露表面的hk介质层形成第一晶体管的栅介质层。
60.本公开实施例中，通过于衬底上形成沿垂直衬底的方向堆叠且交替分布的多层隔离层和多层金属氧化物导电层，再对所述多层隔离层和多层金属氧化物导电层进行一次刻蚀工艺，便可以同时形成多层堆叠，每层导电层形成沿列方向延伸的多条位线、多个第一初始沟道区域和多个第一电极。也即，可以使得对应于每一条位线的各第一初始沟道区域、各第一电极和该位线为一体式连接且均为对应金属氧化物导电层的不同区域。之后，对形成位线、第一初始沟道区域和第一电极之后的所得结构进行一次刻蚀工艺，可以使得每个第一初始沟道区域的金属氧化物导电层的侧面裸露。这样对每个第一初始沟道区域的金属氧化物导电层进行氧处理（比如加氧处理），便可以使得第一初始沟道区域的金属氧化物导电层成为第一沟道区域的第一半导体层，以在每个第一半导体层的裸露表面依次包裹hk介质层和导电层，从而所述导电层同时形成第一栅极和字线。
61.由上，本公开实施例通过同一层金属氧化物导电层的形成图案便可以同步形成位线以及相连接多个存储单元中电容器和第一晶体管的沟道区的导电连接框架。其中，第一晶体管的第一半导体层需要对第一初始沟道区域的金属氧化物导电层进行氧处理获得，而位线和电容器的第一电极，以及第一晶体管的源极区域和漏极区域均可以由对应区域的金属氧化物导电层直接形成。如此，通过与隔离层交替分布并堆叠的多层金属氧化物导电层，可以容易地实现存储单元的三维堆叠，以获得半导体结构或存储器（尤其是3d存储器）。从而有效提升半导体结构或存储器的存储容量并有效降低半导体结构或存储器的工艺难度，以利于实现半导体结构及存储器的产业化。
62.并且，本公开实施例中，金属氧化物导电层可以满足位线、电容器的第一电极及第一晶体管中源极区域和漏极区域对导电性能的需求，从而无需额外增加金属材料的包覆，也可以避免因不同材料的沟道和源漏接触形成接触电阻问题、以及制作工艺复杂的问题，以及制作源漏对沟道的影响。本技术可以一次形成多个区域，且相互为一体式结构，不存在沟道和源漏直接接触电阻较大，也不存在制作源漏工艺对沟道的损伤，同时一次工艺节省多道mask，降低生产成本。
63.在其中一些实施例中，在步骤s100中，多层金属氧化物导电层为通过沉积法形成的多层金属氧化物导电层，比如，含有in的金属氧化物导电层，或含有sn的金属氧化物导电层。示例性的，金属氧化物导电层同时含铟和锡的金属氧化物导电层。如此，金属氧化物导电层例如可以为含铟和锡的膜层，尤其是氧化铟锡层。这样不仅方便于制作，还利于降低半导体结构及存储器的生产成本。
64.需要补充的是，本公开一些实施例中提及的“一次刻蚀工艺”可以理解为是：基于同一掩膜版的图案进行的刻蚀，以用于形成相同图案；而并不仅限定为一种具体的刻蚀方式，例如可以为通过干法刻蚀实施，可以为通过湿法刻蚀实施，或者为通过干法刻蚀及湿法刻蚀共同实施等。
65.在其中一些实施例中，请参阅图2，所述方法还包括s220和s230。
66.s220，对形成位线、第一初始沟道区域和第一电极之后的所得结构进行一次刻蚀工艺，使得每个第一电极的侧面及其远离位线的端面裸露。
67.s230，在第一电极的裸露表面依次包裹hk介质层和导电层，以分别形成电容器的介质层和第二电极。
68.在其中一些实施例中，每层存储单元阵列还包括：沿行方向延伸的一条公共位线，以及沿垂直衬底的方向延伸的多条选通信号线。公共位线与对应层存储单元阵列中的各位线分别通过第二晶体管相连接。第二晶体管包括第二沟道区域和第二栅极。
69.请参阅图3和图4，步骤s200中对多层隔离层和多层金属氧化物导电层进行一次刻蚀工艺之后，每层图案化的金属氧化物导电层还包括：位于不同区域且与位线为一体式连接的公共位线和第二初始沟道区域。也即，步骤s200可以表现为：对多层隔离层和多层金属氧化物导电层进行一次刻蚀工艺，同时形成多层堆叠的图案化的金属氧化物导电层。每层图案化的金属氧化物导电层包括：位于不同区域且为一体式连接的位线、多个第一初始沟道区域、多个第一电极、公共位线和第二初始沟道区域。
70.相应地，步骤s300中对形成位线、第一初始沟道区域和第一电极之后的所得结构进行一次刻蚀工艺，使得每个第一初始沟道区域的金属氧化物导电层的侧面裸露，还包括：同时使得每个第二初始沟道区域的金属氧化物导电层的侧面裸露。
71.相应地，所述方法还包括：在对每个第一初始沟道区域的金属氧化物导电层进行氧处理的同时，对每个第二初始沟道区域的金属氧化物导电层进行氧处理，使得第二初始沟道区域的金属氧化物导电层成为第二沟道区域的第二半导体层；在每个第一半导体层的裸露表面依次包裹hk介质层和导电层的同时，在每个第二半导体层的裸露表面依次包裹hk介质层和导电层，以形成第二栅极和选通信号线。
72.也即，请继续参阅图3和图4，步骤s400表现为：对每个第一初始沟道区域的金属氧化物导电层进行氧处理，使得该第一初始沟道区域的金属氧化物导电层成为第一沟道区域的第一半导体层；同时对每个第二初始沟道区域的金属氧化物导电层进行氧处理，使得第二初始沟道区域的金属氧化物导电层成为第二沟道区域的第二半导体层。
73.可选地，请参阅图3和图4，步骤s500表现为：在每个第一半导体层的裸露表面依次包裹hk介质层和导电层，导电层以形成第一栅极和字线并与沟道区域绝缘；同时在每个第二半导体层的裸露表面依次包裹hk介质层和导电层，导电层以形成第二栅极和选通信号线并与沟道区域绝缘。
74.在上述一些实施例中，步骤s200中对多层隔离层和多层金属氧化物导电层进行一次刻蚀工艺，包括：对多层隔离层和多层金属氧化物导电层进行一次刻蚀工艺，形成贯通多层隔离层和多层金属氧化物导电层的多个第一沟槽。其中，多个第一沟槽分别沿着行方向延伸且在列方向上间隔分布。多个第一沟槽之间的区域为多层相互隔离的一体式导电膜层，且每层一体式导电膜层包含位线、沿着位线延伸出去的多个第一初始沟道区域以及沿
着每个第一初始沟道区域延伸出去的第一电极。
75.相应地，在一些实施例中，请参阅图5，步骤s220对形成位线、第一初始沟道区域和第一电极之后的所得结构进行一次刻蚀工艺，使得每个第一电极的侧面及其远离位线的端面裸露之前，所述方法还包括：s210。
76.s210，在多个第一沟槽内填充介质层，介质层的材料与隔离层的材料相同。
77.基于此，步骤s300中对形成位线、第一初始沟道区域和第一电极之后的所得结构进行一次刻蚀工艺，使得每个第一初始沟道区域的金属氧化物导电层的侧面裸露，包括：对介质层进行垂直衬底方向的干法刻蚀以及对相邻金属氧化物导电层之间的隔离层进行湿法刻蚀，以至少形成字线孔或第二沟槽。字线孔或第二沟槽同时裸露出多层的第一初始沟道区域的金属氧化物导电层的环状侧壁。
78.步骤s400中对每个第一初始沟道区域的金属氧化物导电层进行氧处理，使得第一初始沟道区域的金属氧化物导电层成为第一沟道区域的第一半导体层，包括：对字线孔或第二沟槽裸露出的金属氧化物导电层进行有氧环境中的退火工艺，使得字线孔或第二沟槽裸露的金属氧化物导电层成为裸露的第一半导体层。
79.在一些实施例中，请继续参阅图5，步骤s300可以表现为：对介质层进行垂直衬底方向的干法刻蚀以及对相邻金属氧化物导电层之间的隔离层进行湿法刻蚀，以形成字线孔或第二沟槽使得每个第一初始沟道区域的金属氧化物导电层的侧面裸露，同时形成选通信号线孔使得每个第二初始沟道区域的金属氧化物导电层的侧面裸露。
80.相应地，请继续参阅图5，步骤s400可以表现为：对字线孔或第二沟槽裸露出的金属氧化物导电层进行有氧环境中的退火工艺，使得字线孔或第二沟槽裸露的金属氧化物导电层成为裸露的第一半导体层；对选通信号线孔裸露出的金属氧化物导电层进行有氧环境中的退火工艺，使得选通信号线孔裸露的金属氧化物导电层成为裸露的第二半导体层。
81.值得一提的是，请参阅图5，在一些实施例中，电容器的介电层和第二电极可以在形成字线孔或第二沟槽之前制造完成（例如步骤s220和s230中所述）。但并不仅限于此，例如电容器的介电层和第二电极可以在形成第一晶体管的第一栅极及第二晶体管的第二栅极之后制造完成；或者，还例如，电容器的介电层可以与第一晶体管及第二晶体管的栅介质层同步形成，电容器的第二电极可以与第一晶体管的第一栅极（包括字线）或第二晶体管的第二栅极（包括选通信号线）同步形成等。
82.在一些实施例中，若电容器的介电层与第一晶体管及第二晶体管的栅介质层同步形成，电容器的第二电极与第一晶体管的第一栅极（包括字线）或第二晶体管的第二栅极（包括选通信号线）同步形成，那么步骤s220和s300可以为同一刻蚀步骤。
83.并且，对应地，在执行步骤s400之前，所述方法还包括：形成包覆第一电极裸露表面的牺牲层。从而可以在执行步骤s400的过程中通过牺牲层对第一电极的保护，避免将第一电极氧化为半导体层，以有效确保第一电极的电学性能。基于此，牺牲层例如可以为绝缘层，例如为氮化硅层。相应地，可以在形成第一半导体层和第二半导体层之后，将牺牲层去除，以便于后续在第一电极的裸露表面与第一半导体层的裸露表面同步形成hk介质层。
84.为了更清楚地说明上述一些实施例中所述的存储器的制造方法，以下一些实施例以图5所示的方法为例进行了详述，并请结合图6~图20予以理解。
85.在步骤s100中，请参阅图6，于衬底1上形成沿垂直衬底（例如z方向）的方向堆叠且
交替分布的多层隔离层l1和多层金属氧化物导电层l2。
86.示例地，衬底1可以采用半导体材料、绝缘材料、导体材料或者它们的材料种类的任意组合构成。衬底1可以为单层结构，也可以为多层结构。例如，衬底1可以是诸如硅（si）衬底、硅锗（sige）衬底、硅锗碳（sigec）衬底、碳化硅（sic）衬底、砷化镓（gaas）衬底、砷化铟（inas）衬底、磷化铟（inp）衬底或其它的iii/v半导体衬底或ii/vi半导体衬底。或者，还例如，衬底1可以是包括诸如si和sige的叠层、si和sic的叠层、绝缘体上硅(soi)或绝缘体上硅锗的层状衬底等。
87.可选地，金属氧化物导电层l2包括：含铟和锡的金属氧化物导电层。
88.可选地，金属氧化物导电层l2包括：氧化铟锡（indium tin oxide，简称ito）层。
89.此处，可以理解，金属氧化物导电层l2也可以采用与ito性能相类似的其他金属氧化物导电材料形成。以金属氧化物导电层为ito层为例，it0材料在不同的氧空穴浓度下，可以表现出良好的导体性能或者良好的半导体性能。本公开实施例中，沉积导电层采用金属氧化物导电层，比如采用ito层，不仅方便于通过半导体工艺制成多层结构的堆叠，还具有高带宽和漏电流小的优点，从而有利于大幅度地降低生产成本。该材料相比半导体材料，如igzo，其具有导电的优势，一次性制作形成沟道区域、其他电极或引线。而若采用igzo作为沟道，则位线等很难采用igzo改性满足导电需求，往往因为电阻太大需要采用金属形成位线。
90.可选地，隔离层l1包括氧化硅层、氮化硅层、氮氧化硅层、碳化硅层或碳氮化硅层等。
91.此处，金属氧化物导电层l2的堆叠层数可以根据半导体结构的存储容量选择设置。例如，隔离层l1位于相邻金属氧化物导电层l2之间或第一层及最后一层金属氧化物导电层l2的一侧，隔离层l1的层数可以匹配金属氧化物导电层l2的堆叠层数设置。
92.在步骤s200中，请参阅图7和图8，对多层隔离层l1和多层金属氧化物导电层l2进行一次刻蚀工艺，形成贯通多层隔离层l1和多层金属氧化物导电层l2的多个第一沟槽g1，以同时形成多层堆叠的图案化的金属氧化物导电层。每层图案化的金属氧化物导电层包括：位于不同区域且为一体式连接的位线bl、多个第一初始沟道区域21a、多个第一电极31、公共位线cbl和第二初始沟道区域26a。
93.可以理解，在对多层隔离层l1和多层金属氧化物导电层l2进行一次刻蚀工艺形成第一沟槽g1之后，可以形成初始叠层结构m。初始叠层结构m中的隔离层l1和金属氧化物导电层l2可以基于同一掩模版的图案刻蚀形成，以具有相同图案。
94.示例地，如图8中所示，多个第一沟槽g1分别沿着行方向（例如x方向）延伸且在列方向（例如y方向）上间隔分布。多个第一沟槽g1之间的区域为多层相互隔离的一体式导电膜层(即每层金属氧化物导电层l2)，且每层一体式导电膜层包含：沿列方向（例如y方向）延伸的位线bl、沿着位线bl延伸出去的多个第一初始沟道区域21a以及沿着每个第一初始沟道区域21a延伸出去的第一电极31。
95.此处，每层一体式导电膜层中的各第一初始沟道区域21a分别沿行方向（例如x方向）延伸并与位线bl相连接。第一电极31位于第一初始沟道区域21a远离位线bl的一侧，并与第一初始沟道区域21a相连接。第一初始沟道区域21a的金属氧化物导电层在进行氧处理之后可以形成第一半导体层，以作为第一晶体管的第一沟道区域。
96.可选地，每层一体式导电膜层还包含沿行方向（例如x方向）位于第一初始沟道区域21a两侧的源极区域24和漏极区域25。匹配第一晶体管的类型，源极区域24位于第一初始沟道区域21a远离位线bl的一侧，或位于第一初始沟道区域21a靠近位线bl的一侧，均是允许的。图8中以第一晶体管的源极区域24位于第一初始沟道区域21a远离位线bl的一侧并与第一电极31相连接进行了示意，但并不仅限于此。
97.并且，请继续参阅图8，每层一体式导电膜层还包含沿行方向（例如x方向）延伸的公共位线cbl，以及位于公共位线cbl和位线bl之间的第二初始沟道区域26a。其中，第二初始沟道区域26a沿列方向（例如y方向）延伸并与位线bl的一端相连接。
98.此处，第二初始沟道区域26a的金属氧化物导电层在进行氧处理之后可以形成第二半导体层，以作为第二晶体管的第二沟道区域。
99.可选地，每层一体式导电膜层还包含沿列方向（例如y方向）位于第二初始沟道区域26a两侧的源极区域24和漏极区域25。匹配第二晶体管的类型，源极区域24位于第二初始沟道区域26a远离位线bl的一侧，或位于第二初始沟道区域26a靠近位线bl的一侧，均是允许的。图8中以第二晶体管的漏极区域25位于第二初始沟道区域26a远离位线bl的一侧并与公共位线cbl相连接进行了示意，但并不仅限于此。第二晶体管位于位线bl和公共位线cbl之间，第二晶体管可以控制位线bl与公共位线cbl之间的导通与否。
100.在步骤s210中，请参阅图9，在多个第一沟槽g1内填充介质层n，介质层n的材料与隔离层l1的材料相同。
101.示例地，介质层n的材料为氧化硅、氮化硅、氮氧化硅、碳化硅或碳氮化硅等绝缘材料。
102.此处，匹配初始叠层结构m的轮廓形状，在初始叠层结构m的周侧（例如各第一沟槽g1内）回填绝缘材料形成介质层n，可以利用介质层n确保初始叠层结构m的外形平整，以利于实现初始叠层结构m的模块化，并为初始叠层结构m进行有效绝缘。
103.在步骤s220中，请参阅图9和图10，对形成位线bl、第一初始沟道区域21a和第一电极31之后的所得结构进行一次刻蚀工艺，使得每个第一电极31的侧面及其远离位线bl的端面裸露。具体可以表现为：对介质层n进行垂直衬底方向的干法刻蚀以及对相邻金属氧化物导电层l2之间的隔离层l1进行湿法刻蚀，以形成电容器容置槽gc，并使得每个第一电极31的侧面及其远离位线bl的端面裸露。
104.此处，可以先通过干法刻蚀去除部分介质层n的方式，于初始叠层结构m对应区域的侧壁外形成空间，从而方便于通过该空间较容易地采用湿法刻蚀去除对应区域相邻金属氧化物导电层l2之间的隔离层l1。
105.在步骤s230中，请参阅图11，在第一电极31的裸露表面依次包裹hk介质层和导电层，以分别形成电容器c的介质层32和第二电极33。
106.此处，可以理解的是，同一位线bl连接多个存储单元u，且不同层的多个金属氧化物导电层l2沿远离衬底1的方向堆叠。基于此，位于初始叠层结构m同一侧的多个电容器c的介电层32可以互连（即为一体结构），位于初始叠层结构m同一侧的多个电容器c的第二电极33可以互连（即为一体结构）。
107.在步骤s300中，请参阅图12，对介质层n进行垂直衬底方向的干法刻蚀以及对相邻金属氧化物导电层l2之间的隔离层l1进行湿法刻蚀，以形成字线孔hw或第二沟槽使得每个
第一初始沟道区域21a的金属氧化物导电层的侧面裸露，同时形成选通信号线孔hs使得每个第二初始沟道区域26a的金属氧化物导电层的侧面裸露。
108.此处，可以先通过干法刻蚀去除部分介质层n的方式，于初始叠层结构m对应区域的侧壁外形成空间，从而方便于通过该空间较容易地采用湿法刻蚀去除对应区域相邻金属氧化物导电层l2之间的隔离层l1。
109.在步骤s400中，请参阅图13，对字线孔hw或第二沟槽裸露出的金属氧化物导电层进行有氧环境中的退火工艺，使得字线孔hw或第二沟槽裸露的金属氧化物导电层成为裸露的第一半导体层211；同时对选通信号线孔hs裸露出的金属氧化物导电层进行有氧环境中的退火工艺，使得选通信号线孔hs裸露的金属氧化物导电层成为裸露的第二半导体层261。
110.此处，有氧环境中的氧浓度及退火工艺的退火温度，可以根据对应金属氧化物导电层的半导化需求选择设置。本公开实施例对此不作限制。本公开实施例中，金属氧化物导电层的半导化可以通过对其裸露部分进行氧掺杂获得。也即，可以通过改变金属氧化物导电层裸露部分的氧含量，以改变金属氧化物导电层裸露部分的电学性能，从而获得第一半导体层211和第二半导体层261。
111.示例地，第一半导体层211和第二半导体层261中氧的占比大于金属氧化物导电层中位线bl、公共位线cbl、第一晶体管及第二晶体管中源极区域和漏极区域的氧的占比。
112.示例地，第一半导体层211和第二半导体层261的电子迁移率小于金属氧化物导电层中位线bl、公共位线cbl、第一晶体管及第二晶体管中源极区域和漏极区域的电子迁移率。
113.在步骤s500中，请参阅图14~图16，在每个第一半导体层211的裸露表面依次包裹hk介质层和导电层，以形成第一栅极23和字线wl；同时在每个第二半导体层261的裸露表面依次包裹hk介质层和导电层，以形成第二栅极27和选通信号线sl。从而获得叠层结构ma。
114.此处，包裹第一半导体层211裸露表面的hk介质层构成第一晶体管t1的栅介质层22，并位于第一半导体层211和第一栅极23之间。包裹第二半导体层261裸露表面的hk介质层构成第二晶体管t2的栅介质层22，并位于第二半导体层261和第二栅极27之间。
115.需要补充的是，匹配步骤s300中形成的字线孔hw或第二沟槽，步骤s500可以有不同的实施方式。
116.在一些实施例中，请参阅图13，多个字线孔hw沿列方向（例如y方向）间隔排布。步骤s500中在每个第一半导体层的裸露表面依次包裹hk介质层和导电层，包括s510和s520。
117.s510，请参阅图13、图14和图15，通过ald方法在字线孔hw裸露的第一半导体层211上随形包覆hk介质层，形成第一晶体管t1的栅介质层22。
118.此处，ald方法是指原子层沉积工艺（atomic layer deposition，简称ald）。hk（high-k）介质层是指具有高介电常数k的介电层，高介电常数k例如大于3.9。
119.示例地，hk介质层包括但不限于氧化硅层。
120.s520，请继续参阅图13、图14和图15，于字线孔hw内形成包覆hk介质层并填充满字线孔hw的导电层；字线孔hw内的导电层在垂直衬底方向（例如z方向）连接构成连接不同层存储单元u的字线wl。
121.此处，第一晶体管t1的第一栅极23与相连接的字线wl一体成型，即为一体结构。等同于是，第一晶体管t1的第一栅极23与相连接的字线wl分别为同一条导电线位于不同区域
的部分。
122.可选地，请参阅图13、图14和图16，在步骤s510中，通过ald方法同时在选通信号线孔hs裸露的第二半导体层261上随形包覆hk介质层，形成第二晶体管t2的栅介质层22。在步骤s520中，于选通信号线孔hs内形成包覆hk介质层并填充满选通信号线孔hs的导电层；选通信号线孔hs内的导电层在垂直衬底方向（例如z方向）连接构成连接不同层第二晶体管t2的选通信号线sl。此处，第二晶体管t2的第二栅极27与相连接的选通信号线sl一体成型，即为一体结构。等同于是，第二晶体管t2的第二栅极27与相连接的选通信号线sl分别为同一条导电线位于不同区域的部分。
123.在另一些实施例中，请参阅图17，第二沟槽g2沿列方向（例如y方向）延伸。步骤s500中在每个第一半导体层的裸露表面依次包裹hk介质层和导电层，包括s510~s540。
124.s510，请参阅图17和图18，通过ald方法在第二沟槽g2裸露的第一半导体层211上随形包覆hk介质层，形成第一晶体管t1的栅介质层22。。
125.此处，ald方法是指原子层沉积工艺（atomic layer deposition，简称ald）。hk介质层是指具有高介电常数k的介电层，高介电常数k例如大于3.9。
126.s520，请结合图18和图19理解，于第二沟槽g2内形成包覆hk介质层并填充满第二沟槽g2的导电层。
127.s530，请参阅图19，对填充满第二沟槽g2的导电层进行一次刻蚀工艺，形成沿垂直衬底方向（例如z方向）延伸的多个字线隔离槽gw及在垂直衬底方向（例如z方向）上构成连接不同层存储单元u的字线wl。
128.此处，第一晶体管t1的第一栅极23与相连接的字线wl一体成型，即为一体结构。等同于是，第一晶体管t1的第一栅极23与相连接的字线wl分别为同一条导电线位于不同区域的部分。
129.示例地，第二沟槽g2内导电层的刻蚀工艺为干法刻蚀工艺。
130.可选地，请结合图17、图18和图19理解，在步骤s510中，通过ald方法同时在选通信号线孔hs裸露的第二半导体层261上随形包覆hk介质层，形成第二晶体管t2的栅介质层22。在步骤s520中，于选通信号线孔hs内形成包覆hk介质层并填充满选通信号线孔hs的导电层；选通信号线孔hs内的导电层在垂直衬底方向（例如z方向）连接构成连接不同层第二晶体管t2的选通信号线sl。此处，第二晶体管t2的第二栅极27与相连接的选通信号线sl一体成型，即为一体结构。等同于是，第二晶体管t2的第二栅极27与相连接的选通信号线sl分别为同一条导电线位于不同区域的部分。
131.s540，请参阅图20，于字线隔离槽gw内形成字线隔离结构4。字线隔离结构4位于相邻字线wl之间，可以有效隔离相邻字线wl。
132.示例地，字线隔离结构4采用绝缘材料形成，例如采用氧化硅、氮化硅或氮氧化硅等中的至少一种材料。
133.上述一些实施例中，导电层的材料包括但不限于金属，例如为钨金属或铜金属等。并且，导电层可以采用单层结构或多层结构，也均是允许的。
134.上述一些实施例中，可以理解，第二晶体管t2的制造工艺与第一晶体管t1相同。第二晶体管t2中第二半导体层261的形成可以与第一晶体管t1中第一半导体层211的形成同步进行，也可以分开独立进行。本公开实施例对此不做限定。并且，电容器c中的介电层32可
以与第一晶体管t1和第二晶体管t2中的栅介质层22同步形成，也可以分开独立形成。电容器c中的第二电极33可以与第一晶体管t1中的第一栅极23和第二晶体管t2中的栅介质层22同步形成，也可以分开独立形成。
135.此外，在本公开上述实施例中，除非本文中有明确的说明，所述方法中各步骤的执行并没有严格的顺序限制，这些步骤可以并不一定按照所描述的顺序执行，可以由其他的执行方式。而且，所述任一步骤的至少一部分步骤可以包括多个子步骤或者多个阶段，这些子步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些子步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤的子步骤或者阶段的至少一部分轮流或者交替地执行。
136.本公开一些实施例还提供了一种半导体结构，可以采用前述一些实施例中的方法或该方法中的一些步骤制造得到。前述方法所具有的技术优势，该半导体结构也均具备，此处不做赘述。
137.请参阅图14、图15和图16，所述半导体结构，包括：衬底1以及设置于衬底1一侧的至少一个叠层结构ma。叠层结构ma包括：沿垂直衬底1的方向间隔层叠的多层隔离层l1和多层存储单元阵列。每层存储单元阵列包括：沿列方向延伸的多条位线bl，以及与各位线bl分别连接的多个存储单元u。存储单元u包括：依次沿远离位线bl的行方向设置的第一晶体管t1和电容器c。第一晶体管t1包括第一半导体层211。电容器c包括位于第一半导体层211远离位线bl一侧的第一电极31。其中，位线bl与相连接多个存储单元u中的第一电极31、第一半导体层211分别为同一层金属氧化物膜层位于不同区域的部分。
138.示例地，列方向和行方向相交，例如垂直。
139.在其中一些实施例中，位线bl和第一电极31对应区域的金属氧化物膜层为导电层，第一半导体层211对应区域的金属氧化物膜层为半导体层。
140.在其中一些实施例中，同一层金属氧化物膜层为相互连接的一体式膜层。
141.在其中一些实施例中，同一层金属氧化物膜层为含铟和锡的膜层。
142.在其中一些实施例中，同一层金属氧化物膜层为铟锡氧化物膜层。
143.在其中一些实施例中，第一半导体层对应区域的金属氧化物膜层由通过对延伸到第一沟道区域的导电层进行氧处理形成。
144.在其中一些实施例中，同一层金属氧化物膜层中，第一半导体层211对应区域的氧的占比大于位线bl和第一电极31对应区域的氧的占比。
145.在其中一些实施例中，同一层金属氧化物膜层中，位线bl和第一电极31对应区域的电子迁移率大于第一半导体层211对应区域的电子迁移率。
146.在其中一些实施例中，隔离层l1a为绝缘层。
147.在其中一些实施例中，同一层金属氧化物膜层包含一条位线bl、以及连接于位线bl两侧的两列存储单元u。每一列存储单元u的各第一半导体层211同时连接到位线bl。
148.在其中一些实施例中，每个第一半导体层211为实心结构的金属氧化物膜层。
149.在其中一些实施例中，位线bl沿着列方向延伸。第一半导体层31和第一电极31沿着垂直于位线bl延伸方向延伸，且第一半导体层211和第一电极31一体式形成条状结构。
150.此外，示例地，叠层结构ma的数量可以为多个，且阵列分布于衬底1上。例如，多个叠层结构ma可以沿列方向（例如y方向）排布呈行，沿行方向（例如x方向）排布呈列。
151.示例地，在任一叠层结构ma中，隔离层l1在衬底1上的正投影与第一电极31在衬底1上的正投影、第一半导体层211在衬底1上的正投影均无交叠。
152.在一些实施例中，请继续参阅图14、图15和图16，每层存储单元u阵列还包括：沿行方向（例如x方向）延伸的一条公共位线cbl。公共位线cbl与对应层存储单元u阵列中的各位线bl分别通过第二晶体管t2相连接。第二晶体管t2包括第二半导体层261。公共位线cbl位于第二半导体层261远离位线bl的一侧。其中，位线bl与相连接的第二半导体层261、公共位线cbl分别为同一层金属氧化物膜层位于不同区域的部分。
153.示例地，在叠层结构ma中，隔离层l1在衬底1上的正投影与第一电极31在衬底1上的正投影、第一半导体层211在衬底1上的正投影、第二半导体层261在衬底1上的正投影均无交叠。
154.上述第二晶体管t2和公共位线cbl依次设置于位线bl沿列方向（例如y方向）的端部。示例地，第二半导体层261的电子迁移率小于对应金属氧化物膜层中位线bl和公共位线cbl的电子迁移率。第二半导体层261的电子迁移率可以通过对金属氧化物膜层中相应导电层的氧空穴浓度的调整获得。示例地，第二半导体层261中氧的占比大于对应金属氧化物膜层中位线bl和公共位线cbl的氧的占比。
155.此外，上述实施例中，第一半导体层211的电子迁移率和第二半导体层261的电子迁移率相同或不同，均可，以满足对应晶体管的电性需求为限。
156.上述一些实施例中，金属氧化物膜层包括但不限于ito层。
157.在一些实施例中，请参阅图14，半导体结构还包括设置于叠层结构ma周侧的介质层n。
158.示例地，介质层n的材料与隔离层l1的材料相同。
159.请参阅图14和图15，在一些实施例中，多个存储单元u沿远离衬底1的方向（例如z方向）排布呈列。叠层结构ma还包括：连接任一列存储单元u中对应多个第一晶体管t1的第一栅极23的字线wl。字线wl沿远离衬底1的方向（例如z方向）延伸。
160.示例地，第一晶体管t1的第一栅极23与相连接的字线wl一体成型，即为一体结构。这也可以理解为，第一晶体管t1的第一栅极23与相连的字线wl分别为同一条导电线位于不同区域的部分。
161.请参阅图14和图16，在一些实施例中，多层存储单元u阵列对应的多个第二晶体管t2沿远离衬底1的方向（例如z方向）排布呈列。叠层结构ma还包括：连接任一列第二晶体管t2的第二栅极27的选通信号线sl。选通信号线sl沿远离衬底1的方向（例如z方向）延伸。
162.示例地，第二晶体管t2的第二栅极27与相连接的选通信号线sl一体成型，即为一体结构。这也可以理解为，第二晶体管t2的第二栅极27与相连接的选通信号线sl分别为同一条导电线位于不同区域的部分。
163.在一些实施例中，请参阅图20，半导体结构还包括设置于相邻字线wl之间的字线隔离结构4。
164.示例地，字线隔离结构4采用绝缘材料形成，例如采用氧化硅、氮化硅或氮氧化硅中的至少一种材料形成。
165.请参阅图14、15和图16，本公开一些实施例还提供了一种存储器，包括：衬底1上的存储单元u阵列；以及，在平行衬底1的平面内沿列方向延伸的位线bl。其中，存储单元u阵列
中的存储单元u包括第一晶体管t1。
166.请结合图8和图14、15和图16理解，第一晶体管t1包括：第一沟道区域21及位于第一沟道区域21两侧的源极区域24和漏极区域25。第一晶体管t1的源极区域24或漏极区域25与位线bl连接。位线bl、源极区域24、漏极区域25和第一沟道区域21由同一金属氧化物膜层形成且在金属氧化物膜层上一体式分布。
167.在一些实施例中，与位线bl连接的源极区域24或漏极区域25为对应位线bl的一部分.在另一些实施例中，第一沟道区域21和对应的源极区域24、漏极区域25均沿着垂直位线bl延伸的方向延伸。
168.在其中一些实施例中，存储器为3d存储器。请参阅图14、图15、图16和图20，衬底1上的存储单元u阵列为多层存储单元u阵列。其中，存储器还包括多条字线wl。字线wl沿着垂直衬底1的方向延伸包裹不同层存储单元u的第一沟道区域21，且通过hk介质层与第一沟道区域21（即第一半导体层211）绝缘。此处，包覆第一沟道区域21（即第一半导体层211）的hk介质层构成第一晶体管t1的栅介质层22。
169.在一些实施例中，如图20所示，存储器还包括位于相邻字线wl之间的字线隔离结构4。
170.需要补充的是，匹配存储器的结构需求，在一些实施例中，该存储器的每层存储单元u阵列中还可以设有公共位线cbl和第二晶体管t2。并且，公共位线cbl和第二晶体管t2的具体设置可参见前述一些实施例中的相关记载，此处不再详述。
171.本公开一些实施例还提供了一种电子设备，例如数据存储设备、影印机、网络设备、家用电器、仪器仪表、手机或电脑等具备数据存储功能的设备。该电子设备可以包括前述一些实施例中所述的半导体结构或存储器。前述半导体结构或存储器所具有的技术优势，该电子设备也均具备，此处不再详述。
172.在一些实施例中，该电子设备包括壳体以及设置在壳体内的电路板、集成在电路板上的存储器或半导体结构。存储器的结构可以参阅上述一些实施例中的相关描述。电子设备中还可以包括其他必要的的元件或部件，本公开实施例对此不作限定。
173.在一些实施例中，与存储器耦接的处理器或执行器等外部控制器件，也可以集成在电路板上。例如，电子设备还包括集成在电路板上的处理器。处理器与存储器耦接，处理器能够控制存储器的读写操作。
174.在一些实施例中，存储器可以为动态随机存取存储器。
175.以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
176.以上所述实施例仅表达了本公开的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本公开构思的前提下，还可以做出若干变形和改进，这些都属于本公开的保护范围。因此，本公开专利的保护范围应以所附权利要求为准。