基于忆阻器基本逻辑门的平衡三值组合逻辑电路

本发明涉及电路设计，涉及平衡三值数字逻辑电路结构，具体指一种基于忆阻器基本逻辑门的平衡三值组合逻辑电路。

背景技术：

1、随着cmos器件的尺寸逐渐接近其物理极限，传统cmos集成电路摩尔定律的延续遭遇了困境。二值逻辑已不能满足一些电路的设计要求，相比于二值逻辑，三值逻辑因具有电路实现更简单、互联成本更低、传输信息量更多等优势，受到了广泛的关注。

2、三值逻辑分为平衡三值逻辑和非平衡三值逻辑，其中非平衡三值逻辑具体又可分为正三值逻辑和负三值逻辑。其中正三值逻辑用{0，1，2}表示，负三值逻辑用{-2，-1，0}表示。平衡三值逻辑用{-1，0，1}表示。和传统的二值逻辑相对应，在三值逻辑中正三值逻辑首先被提出并且广泛应用。在之后的研究中，相关负三值的数字逻辑电路和平衡三值的数字逻辑电路设计相继被提出。

3、在基于三值逻辑的数字逻辑电路的设计方案中，目前已有基于不同技术提出的多种设计方案，如使用mosfets、cntfets等器件来设计三值逻辑电路。目前大量的三值逻辑电路使用常规的cmos技术，该方法在电路设计上需要更多的门电路，因而电路结构复杂，功耗高。

技术实现思路

1、针对现有技术的不足，本发明提出了一种基于忆阻器基本逻辑门的平衡三值组合逻辑电路，进一步完成更复杂的逻辑电路设计，提高电路系统的信息存储密度，对现代信息电路的进一步发展有一定的促进作用。

2、为了解决上述技术问题，本发明的技术方案为：

3、一种基于忆阻器基本逻辑门的平衡三值组合逻辑电路，所述逻辑电路为基于忆阻器基本逻辑门平衡三值半加器，包括平衡三值或门u1、平衡三值或门u2、平衡三值或门u3、平衡三值与非门u4和标准三值反相器u5；

4、所述平衡三值或门u1包括忆阻器m1-m4和mos管t1-t10，所述忆阻器m1和m3的负端接入正电源电压vdd，所述忆阻器m1的正端分别与忆阻器m2的负端、mos管t5的漏极、mos管t7的漏极、mos管t9的栅极、mos管t10的栅极相连接，所述忆阻器m2的正端分别与mos管t1、mos管t2、mos管t3的漏极相连接，所述mos管t1的栅极接入逻辑电平a，所述mos管t2的栅极接入逻辑电平b，所述mos管t3的栅极接入逻辑电平a，所述mos管t4的栅极接入逻辑电平b，所述mos管t3的源极与mos管t4的漏极相连接，所述mos管t5的栅极接入逻辑电平a，所述mos管t6的栅极接入逻辑电平b，所述mos管t5的源极与mos管t6的漏极相连接，所述mos管t7的栅极接入逻辑电平b，所述mos管t8的栅极接入逻辑电平a，所述mos管t7的源极与mos管t8的漏极相连接，所述忆阻器m3的正端输出逻辑电平d并与忆阻器m4的负端和mos管t10的漏极相连接，所述忆阻器m4的正端与mos管t9的漏极相连接，所述mos管t1、t2、t4、t5、t8、t9、t10的源极接负电源电压-vdd；

5、所述平衡三值或门u1、平衡三值或门u2、平衡三值或门u3的结构相同，

6、所述平衡三值与非门u4包括忆阻器m9-m12和mos管t21-t26，所述忆阻器m9和忆阻器m11的负端接入正电源电压vdd，所述忆阻器m9的正端分别与忆阻器m10的正端、mos管t23的漏极、mos管t25的栅极、mos管t26的栅极相连接，所述忆阻器m9的正端输出逻辑电平c，所述忆阻器m10的正端分别与mos管t21、mos管t22的漏极相连接，所述mos管t23的源极与mos管t24的漏极相连接，所述忆阻器m11的正端分别与忆阻器m12的负端、mos管t26的漏极相连接并输出逻辑电平ha-c，所述mos管t21和mos管t23的栅极接入逻辑电平a，所述mos管t22和mos管t24的栅极接入逻辑电平b，所述mos管t21、mos管t22、mos管t24、mos管t25、mos管t26的源极接负电源电压-vdd；

7、所述平衡三值或门u2包括忆阻器m5-m8和mos管t11-t20，所述平衡三值或门u3包括忆阻器m13-m16和mos管t27-t36；

8、所述标准三值反相器u5包括忆阻器m17、忆阻器m18、mos管t37和mos管t38，所述忆阻器m17的负端接入正电源电压vdd，所述忆阻器m17的正端分别与忆阻器m18的负端和mos管t38的漏极相连接并输出逻辑电平ha-c，所述忆阻器m18的正端与mos管t37的漏极相连接，所述mos管t37和mos管t38的栅极接入逻辑电平c，所述mos管t37和mos管t38的源极接负电源电压-vdd。

9、作为优选，所述平衡三值或门u2包括忆阻器m5-m8和mos管t11-t20，所述忆阻器m5和m7的负端接入正电源电压vdd，所述忆阻器m5的正端分别与忆阻器m6的负端、mos管t15的漏极、mos管t17的漏极、mos管t19的栅极、mos管t20的栅极相连接，所述忆阻器m6的正端分别与mos管t11、mos管t12、mos管t13的漏极相连接，所述mos管t11的栅极接入逻辑电平c，所述mos管t12的栅极接入逻辑电平d，所述mos管t13的栅极接入逻辑电平c，所述mos管t14的栅极接入逻辑电平d，所述mos管t13的源极与mos管t14的漏极相连接，所述mos管t15的栅极接入逻辑电平c，所述mos管t16的栅极接入逻辑电平d，所述mos管t15的源极与mos管t16的漏极相连接，所述mos管t17的栅极接入逻辑电平d，所述mos管t18的栅极接入逻辑电平c，所述mos管t17的源极与mos管t18的漏极相连接，所述忆阻器m7的正端输出逻辑电平e并与忆阻器m8的负端和mos管t20的漏极相连接，所述忆阻器m8的正端与mos管t19的漏极相连接，所述mos管t11、t12、t14、t16、t18、t19、t20的源极接负电源电压-vdd。

10、作为优选，所述平衡三值或门u3包括忆阻器m13-m16和mos管t27-t36，所述忆阻器m13和m15的负端接入正电源电压vdd，所述忆阻器m13的正端分别与忆阻器m14的负端、mos管t31的漏极、mos管t33的漏极、mos管t35的栅极、mos管t36的栅极相连接，所述忆阻器m14的正端分别与mos管t27、mos管t28、mos管t29的漏极相连接，所述mos管t27的栅极接入逻辑电平c，所述mos管t28的栅极接入逻辑电平e，所述mos管t29的栅极接入逻辑电平c，所述mos管t30的栅极接入逻辑电平e，所述mos管t29的源极与mos管t30的漏极相连接，所述mos管t31的栅极接入逻辑电平c，所述mos管t32的栅极接入逻辑电平e，所述mos管t31的源极与mos管t32的漏极相连接，所述mos管t33的栅极接入逻辑电平e，所述mos管t34的栅极接入逻辑电平c，所述mos管t33的源极与mos管t34的漏极相连接，所述忆阻器m15的正端输出逻辑电平e并与忆阻器m16的负端和mos管t36的漏极相连接，所述忆阻器m16的正端与mos管t35的漏极相连接，所述mos管t27、t28、t30、t32、t34、t35、t36的源极接负电源电压-vdd。

11、本发明提供了一种应用基于忆阻器基本逻辑门平衡三值半加器的基于忆阻器基本逻辑门的平衡三值组合逻辑电路，所述逻辑电路为基于忆阻器基本逻辑门平衡三值全加器，其特征在于，包括半加器tha1、半加器tha2和平衡三值或门u11，所述半加器tha1包括平衡三值或门u1、平衡三值或门u2、平衡三值或门u3、平衡三值与非门u4和标准三值反相器u5；所述半加器tha2包括平衡三值或门u6、平衡三值或门u7、平衡三值或门u8、平衡三值与非门u9和标准三值反相器u10；

12、所述半加器tha1接入逻辑电平a和b，所述半加器tha1中平衡三值或门u3输出逻辑电平g，所述半加器tha1中标准三值反相器u5输出逻辑电平f，

13、所述半加器tha2接入的逻辑电平a替换为逻辑电平g，所述半加器tha2接入的逻辑电平b替换为逻辑电平cin，所述半加器tha2中平衡三值或门u8输出逻辑电平s，所述半加器tha2中标准三值反相器u10输出逻辑电平k；

14、所述平衡三值或门u11接入的逻辑电平a替换为逻辑电平f，所述半加器tha2接入的逻辑电平b替换为逻辑电平k，所述平衡三值或门u11输出逻辑电平cout。

15、本发明提供了一种基于忆阻器基本逻辑门的平衡三值组合逻辑电路，所述逻辑电路为基于忆阻器基本逻辑门平衡三值乘法器，包括忆阻器m1-m10和mos管t1-t4，

16、所述忆阻器m1的正端和忆阻器m3的负端接入逻辑电平a，所述忆阻器m2的正端和忆阻器m4的负端接入逻辑电平b，所述忆阻器m1和忆阻器m2的负端连接至忆阻器m7的负端，所述忆阻器m5的负端接入正电源电压vdd，所述忆阻器m5的正端分别连接忆阻器m6的负端、忆阻器m8的负端、mos管t2的漏极，所述忆阻器m6的正端连接至mos管t1的漏极，所述忆阻器m3的正端分别于mos管t1和mos管t2的栅极相连接，所述忆阻器m4的正端分别于mos管t1和mos管t2的栅极相连接；

17、所述忆阻器m9的负端接入正电源电压vdd，所述忆阻器m9的正端分别连接忆阻器m10的负端、mos管t4的漏极并输出逻辑电平mul，所述忆阻器m10的正端连接至mos管t3的漏极，所述忆阻器m7的正端分别于mos管t3和mos管t4的栅极相连接，所述忆阻器m8的正端分别于mos管t3和mos管t4的栅极相连接，

18、所述mos管t1-t4的源极接负电源电压-vdd。

19、作为优选，所述忆阻器m1和忆阻器m2组成平衡三值二输入最大值门；所述忆阻器m3和忆阻器m4组成平衡三值二输入最小值门，所述忆阻器m7和忆阻器m8组成平衡三值二输入最小值门。

20、本发明提供了一种基于忆阻器基本逻辑门的平衡三值组合逻辑电路，所述逻辑电路为基于忆阻器基本逻辑门平衡三值数值比较器，所述包括标准三值反相器u1和平衡三值或门u2，所述标准三值反相器u1接入逻辑电平b输出逻辑电平y，所述平衡三值或门u2接入逻辑电平a和y，并输出逻辑电平mle。

21、作为优选，所述标准三值反相器u1包括忆阻器m1、忆阻器m2、mos管t1和mos管t2，所述忆阻器m1的负端接入正电源电压vdd，所述忆阻器m1的正端分别与忆阻器m2的负端和mos管t2的漏极相连接并输出逻辑电平y，所述忆阻器m2的正端与mos管t1漏极相连接，所述mos管t1和mos管t2的栅极接入逻辑电平b，所述mos管t1和mos管t2的源极接负电源电压-vdd。

22、作为优选，所述平衡三值或门u2包括忆阻器m3-m6和mos管t3-t12，所述忆阻器m3和m5的负端接入正电源电压vdd，所述忆阻器m3的正端分别与忆阻器m4的负端、mos管t7的漏极、mos管t9的漏极、mos管t11的栅极、mos管t12的栅极相连接，所述忆阻器m4的正端分别与mos管t3、mos管t4、mos管t5的漏极相连接，所述mos管t3的栅极接入逻辑电平a，所述mos管t4的栅极接入逻辑电平y，所述mos管t5的栅极接入逻辑电平a，所述mos管t6的栅极接入逻辑电平y，所述mos管t5的源极与mos管t6的漏极相连接，所述mos管t7的栅极接入逻辑电平a，所述mos管t8的栅极接入逻辑电平y，所述mos管t7的源极与mos管t8的漏极相连接，所述mos管t9的栅极接入逻辑电平y，所述mos管t10的栅极接入逻辑电平a，所述mos管t9的源极与mos管t10的漏极相连接，所述忆阻器m5的正端输出逻辑电平mle并与忆阻器m6的负端和mos管t12的漏极相连接，所述忆阻器m6的正端与mos管t11的漏极相连接，所述mos管t3、t4、t6、t8、t10、t11、t12的源极接负电源电压-vdd。

23、本发明具有以下的特点和有益效果：

24、采用上述技术方案，基于忆阻器基本逻辑门的平衡三值组合逻辑电路模型结构清晰简单、易于实现，对多值数字逻辑电路设计等诸多领域中的应用研究具有重要意义。