一种加速位权重校准算法收敛的新型伪随机序列注入方法

本发明属于集成电路，具体涉及一种加速位权重校准算法收敛的新型伪随机序列注入方法。

背景技术：

1、流水线逐次逼近型模数转换器(pipelined sar adc)凭借其在精度、速度和功耗之间的出色平衡，成为高速、高精度的系统级应用的首选架构。然而，制造过程中不可避免的工艺偏差，如电容失配和级间增益误差，严重影响了adc(analog-to-digitalconverter，模拟/数字转换器)的性能。利用基于八边形法则的设计策略可以在一定程度上抑制这些非理想效应，但无法完全消除它们。随着集成电路制造技术的进步，数字辅助设计技术被广泛采用，其目标是利用数字电路在生产工艺、集成度和功耗方面的优势，通过增加数字电路的复杂度来突破传统模拟电路设计的限制，以数字处理技术提高低精度模拟电路的性能。

2、位权重(bit weight)校正技术由yuan zhou于2015年提出。该技术能够在后台一次性校正第一级增益误差和电容失配，迅速成为热门的校准算法之一。然而，基于传统伪随机序列注入的bit weight技术是通过使用时钟控制的单个pn码(pseudo-noise code，伪随机码)来进行校准，存在一定的局限性，在运算过程中pn码的白噪声特性会受到损害，且需要引入额外的算法，增大了数字电路的开销，严重影响了校准算法的收敛速度。

技术实现思路

1、为了解决现有技术中所存在的上述问题，本发明提供了一种加速位权重校准算法收敛的新型伪随机序列注入方法。

2、本发明要解决的技术问题通过以下技术方案实现：

3、第一方面，本发明提供了一种加速位权重校准算法收敛的新型伪随机序列注入方法，应用于sar adc电路，所述sar adc电路包括第一级sar adc、残余放大器、后端adc和数字误差校正模块，所述方法包括：

4、引入pn码注入模块；所述pn码注入模块包括亚稳态检测器组、pn码产生器和pn抖动信号注入模块；

5、利用所述亚稳态检测器组检测所述第一级sar adc中每次生成的残余电压，得到d序列；所述d序列中的每个位对应有一个位权重；

6、将所述d序列输入所述pn码产生器以生成pn码；

7、将所述pn码通过所述pn抖动信号注入模块注入所述第一级sar adc中，以使所述sar adc电路按照如下方式工作：所述第一级sar adc利用所述pn码代替所述第一级saradc中比较器的输出完成量化操作，得到第一级输出码，同时生成残余电压；所述残余放大器将所述残余电压放大后输入至所述后端adc量化为第二级输出码；

8、根据所述第二级输出码计算所述d序列中各位权重的真实值；

9、根据所述第一级输出码、所述第二级输出码以及所述真实值进行数字码合成得到完整输出码，以实现位权重校准。

10、可选的，利用所述亚稳态检测器组检测所述第一级sar adc中每次生成的残余电压，得到d序列，包括：

11、利用所述亚稳态检测器组对所述第一级sar adc中每次生成的残余电压进行亚稳状态标识；

12、根据多个亚稳态状态标识生成所述d序列。

13、可选的，所述残余电压包括：

14、

15、其中，vin表示第一级sar adc的初始输入信号；b(i)表示第i位对应的所述比较器的输出结果；wi表示第i位的位权重；pnj表示第j位对应的pn码；wj表示第j位的位权重。

16、可选的，根据所述第二级输出码计算所述d序列中各位权重的真实值，包括：

17、根据所述第二级输出码，利用所述pn码的白噪声特性求得包含各位权重的真实值的信息；

18、利用所述d序列和所述包含各位权重的真实值的信息对所述第二级输出码进行分组，并对分组后的每组第二级输出码进行累加与平均运算得到多组运算结果；

19、将所述多组运算结果相加得到所述d序列中各位权重的真实值。

20、可选的，根据所述第二级输出码，利用所述pn码的白噪声特性求得包含各位权重的真实值的信息，包括：

21、

22、其中，表示包含有前j位的位权重的真实值的信息；h表示计数器；n表示所述计数器的计数总数；d2表示第二级输出码。

23、第二方面，本发明提供了一种加速位权重校准算法收敛的新型伪随机序列注入装置，用于对sar adc电路进行位权重校准，所述sar adc电路包括第一级sar adc、残余放大器、后端adc和数字误差校正模块，所述装置包括：

24、pn码注入模块；所述pn码注入模块包括亚稳态检测器组、pn码产生器和pn抖动信号注入模块；

25、所述亚稳态检测器组，用于检测所述第一级sar adc中每次生成的残余电压，得到d序列；所述d序列中的每个位对应有一个位权重；

26、所述pn码产生器，用于根据输入至自身的所述d序列生成pn码；

27、所述pn抖动信号注入模块，用于将所述pn码注入所述第一级sar adc中，以使所述sar adc电路按照下述方式工作：所述第一级sar adc利用所述pn码代替所述第一级saradc中比较器的输出完成量化操作，得到第一级输出码，同时产生残余电压；所述残余放大器将所述残余电压放大后输入至所述后端adc量化为第二级输出码；

28、所述装置还包括：

29、真实值计算模块，用于根据所述第二级输出码计算所述d序列中各位权重的真实值；

30、完整输出码生成模块，用于根据所述第一级输出码、所述第二级输出码以及所述真实值进行数字码合成得到完整输出码，以实现位权重校准。

31、可选的，所述亚稳态检测器组，具体用于检测所述第一级sar adc中每次生成的残余电压进行亚稳状态标识；根据多个亚稳态状态标识生成所述d序列。

32、可选的，所述残余电压包括：

33、

34、其中，vin表示第一级sar adc的初始输入信号；b(i)表示第i位对应的所述比较器的输出结果；wi表示第i位的位权重；pnj表示第j位对应的pn码；wj表示第j位的位权重。

35、可选的，所述真实值计算模块，具体用于根据所述第二级输出码，利用所述pn码的白噪声特性求得包含各位权重的真实值的信息；利用所述d序列和所述包含各位权重的真实值的信息对所述第二级输出码进行分组，并对分组后的第二级输出码进行累加与平均运算得到多组运算结果；将所述多组运算结果相加得到各位权重的真实值。

36、可选的，所述真实值计算模块，根据所述第二级输出码，利用所述pn码的白噪声特性求得包含各位权重的真实值的信息，包括：

37、

38、其中，表示包含有前j位的位权重的真实值的信息；h表示计数器；n表示所述计数器的计数总数；d2表示第二级输出码。

39、本发明提供的一种加速位权重校准算法收敛的新型伪随机序列注入方法中pn码的生成不再依赖于时钟，而是由亚稳态检测器组通过检测残余电压生成的d序列控制生成，然后使用pn码代替第一级sar adc中比较器的输出结果完成量化操作，由于d序列中的每个位对应有一个位权重，因此可以确保每个利用d序列生成的pn码对应不同的位权重，从而在后续的处理过程中依然可以保持其伪随机的鲁棒性，避免了运算过程中pn码的白噪声特性受到损害，且无需引入额外的算法，提高了位权重校准算法的收敛速度。

40、以下将结合附图及对本发明做进一步详细说明。