一种Turbo译码器的位宽非对称仿存接口的制作方法
【技术领域】
[0001] 本发明设及通信技术领域，特别是设及一种用于通信系统中化rbo译码器的位宽 非对称仿存接口。
【背景技术】
[0002] 随着半导体技术的发展，无线通信技术得到了广泛应用。但是，由于用户数据在传 输过程中，会受到各种噪声W及信号的干扰，致使信号出错或者丢失。为了提高信号传输质 量，增加无线通信系统的可靠性，通信系统需要具有很强的检错纠错的能力。
[000引在长期演进（LongTermEvolution,LT巧系统中，广泛采用的一种纠错码就是Turbo码。Turbo码是由Berrou等人于1993年在卷积码和级联码的基础上首次提出的，其 典型特征就是编译码复杂度较高、时延大，但误码性能优异，适合于大数据量的长码块W及 对时延要求不高的数据传输。并且，能够很好地满足香农信道编码理论中的随机性条件，在 译码的过程采用了迭代译码的方式，能够获得逼近香农限的译码性能。
[0004] 由于译码算法的迭代特性，Turbo码具有出色译码性能的代价，就是较高的计算复 杂度和存储资源消耗。因此，在移动终端设备和通信基站中，Turbo译码器大多是由专用集 成电路（ApplicationSpecificIntegratedCircuit，ASIC)来实现，W期减少由于计算部 件流水线冲突所带来的译码延迟，提高译码器的吞吐率。
[0005] 通过专用集成电路来实现化rbo译码器的方式，首先要考虑的就是待译码的软比 特数据和译码结果在存储设备与译码器之间如何传输。待译码的软比特数据，通常需要较 大的存储空间，如LTE协议中所规定的最大码块长度为6144,其待译码的软比特数据就需 要18KB大小的存储单元；而该些数据在译码的时候，都需要按译码算法一个或多个同时送 入译码部件进行译码。对于译码结果来说，由于是符号判决之后的硬比特数据，一般都采用 字节压缩的形式先暂存在输出缓存中，译码结束之后再输出到存储单元。
[0006] 通常地，对于W协处理器方式实现的译码器来说，该里的输入输出工作都是由直 接存取存储器值irectMemo巧Access,DMA)控制器完成，该也是大多数现有产品的实现方 式。主控制器只需要在译码的时候向DMA控制器发送启动指令，DMA控制器就会从指定的 地址空间读取待译码数据，送到译码器中；在译码结束之后，DMA控制器会自动将译码结果 写入指定的地址空间里，并向主控单元发出译码完成信号。另外的一种较为常见的实现方 式，就是大多数公开论文中所采用的，直接在把存储单元和译码器连在一起，输入和输出数 据都是直接存取的。
[0007] 图1是LTE系统中广泛采用的化rbo译码器的基本结构框图。其接收的待译码数 据包括系统信息Systematic、校验1信息Parityl和校验2信息Parity2。首先，系统信 息Systematic和校验1信息W及先验信息A-priori经过译码器1进行译码，获得外信息 Extri. 1。外信息Extri. 1经过交织器完成交织操作，作为译码器2的先验信息A-priori， 与交织后的系统信息Systematic和校验2信息Parity2,送入译码器2中，进行译码。获得 外信息Extri. 2,经过解交织器之后作为译码器1的先验信息；同时，LLR信息经过硬判决单 元完成符号判决。译码完成则输出译码结果；否则，两个译码器迭代进行译码。
[000引图2是一种通用的化rbo译码器实现结构框图主要包括=部分；输入输出存储单 元10、子译码器20和外信息存储单元30。其中，输入输出存储单元10又包括输入的系统 信息、校验1信息和校验2信息等待译码数据存储单元，和输出存储单元。子译码器20包 括输入缓存、分支度量计算、前/后向度量计算和LLR/外信息计算等功能部件。在译码开 始的时候，需要把输入缓存中的数据W滑窗为单位送入输入缓存中进行译码，前半次迭代 译码完成，生成的外信息送入外信息存储单元20 ;在进行后半次译码的时候，将交织后的 系统信息和外信息W及校验2信息送入子译码器进行译码，整个译码过程如前所述。
[0009] 在实际工作和工程实践中，需要根据设计需求，把化rbo译码器作为与算术逻辑 单元（ArithmeticLogicalUnit,ALU)和乘累加计算单元（MultiplyAccumulate,MAC) - 样的功能部件放在中央处理单元（CentralProcessing化it,CPU)内部，待译码数据和译 码结果都是通过CPU的数据总线进行读写访问的。由于不同CPU实现方案，其数据总线的 位宽不尽相同，而译码器的输入输出数据总线的位宽却是固定的，且二者之间呈现出一种 不对称关系。因此就需要设计一种位宽非对称的仿存接口逻辑电路，完成待译码数据和译 码结果的仿存操作。
【发明内容】
[0010] (一）要解决的技术问题
[0011] 本发明旨在解决化rbo译码器在实现时输入输出仿存接口与CPU数据总线位宽非 对称造成读写时序复杂的问题，提出一种高效、通用的译码器输入输出接口电路设计方案。
[0012] (二）技术方案
[0013] 本发明提出一种化rbo译码器接口逻辑电路，包括输入输出接口和缓存区，所述 输入输出接口包括输入数据载入单元和输出数据存储单元，所述缓存区包括输入缓存和输 出缓存，其中，所述输出缓存用于缓存硬判决比特；所述输入数据载入单元用于将待译码数 据W滑窗为单位从一个存储器中读入到所述输入缓存中；所述输出数据存储单元用于在译 码完成之后将输出缓存中的硬比特信息写入到所述存储器中。
[0014] 根据本发明的【具体实施方式】，所述输入缓存的大小由译码算法采用的最大滑窗长 度MX_SW_LEN决定，所述输出缓存的大小由LTE协议规定的最大码块长度MX_CB_LEN决 定。
[0015] 根据本发明的【具体实施方式】，所述输入缓存的写入端口的数据总线位宽与CPU数 据总线位宽CPU_D_WIDTH-致，所述输入缓存201的读出端口的数据位宽则固定为8比特。
[0016] 根据本发明的【具体实施方式】，所述输出缓存的写入端口的数据位宽固定为8比 特，所述输出缓存的读出端口的数据位宽与CPU总线位宽CPU_D_WIDTH-致。
[0017] 根据本发明的【具体实施方式】，将译码结果从所述输出缓存读出所需的仿存次数为 K/CPU_D_WIDTH;码块长度K的取值范围为40~6144,其值由LTE物理层协议36. 212中 5. 1. 3. 2. 3 表 5. 1. 3-3 所定义，共 188 种。
[001引 （S)有益效果
[0019] 本发明通过设计一个通用的接口逻辑电路来完成化rbo译码器待译码数据的读 入和读出操作，解决了CPU和译码器总线位宽不对称的问题，具体来说具有W下有益之处：
[0020] 1)接口逻辑电路的输入输出