或多个（级联）LC晶格结构的连续时间延迟线的设计参数包括特性 阻抗Z0,延迟线中级联晶格阶段的数目（如果只有一个晶格结构时，N= 1，如果两个晶格 结构一个接着一个级联，N=2,等等），和ADC f；k的时钟频率（即，对应于匹配由图3中的 DAC和ADC处理的延迟信号的滤波信号的相位所需的延迟）。如果延迟匹配到1. 5XADC的 (TCK)的时钟周期：
[0075]
[0076] 硬件设计：减少延时线之间的耦合
[0077] CT流水线ADC的LC晶格延迟线中的电感器可以实现为单端平面电感或具有紧密 耦合的差分平面电感器。平面布局（这意味着在集成电路的布线上的环形线结构）一般需 要实现这些应用所需要的电感值。由于相互耦合和更高的高频品质因数，差分电感提供更 大的低频电感。然而，当它将共同磁场转换成差分电流时，差分平面电感对共模干扰磁场更 敏感。
[0078] 图9A表示根据本公开的一些实施例，示出磁通量图案方向性的示意图。在左侧示 出了当受到共模磁场影响时，产生相同方向电流信号的两个单端平面电感，有共模磁场引 起的电流将被差分信号拒绝。在右侧示出了由差分电信号激励的两个单端平面电感，所产 生的磁场方向相反。
[0079] 相比较而言，产生具有相反磁通方向的磁场的一对单端电感器较不敏感于共模场 干扰。当通过差分信号激发时，相同的单端对电感器也对环境产生较少净磁场。这是由于 消除了所产生的具有相反磁通方向场。在第一顺序，共同磁场将被转换成被差分信号拒绝 的一对共模电流。
[0080] CT流水线ADC或者任何多级ADC通常具有多个ADC级。如果延迟线用于一个或 多个这些ADC级中，整个ADC可以潜在地具有许多延迟线，其中每个延迟线包括一个或多个 (级联）LC晶格结构，实施作为集成电路设计中的平面电感。这些延迟线的这些平面电感器 之间的磁耦合会导致信号从一个延迟线泄漏到另一个，因此降低系统性能。结果，最优化平 面电感的位置以减少整体磁耦合对于高性能CT流水线ADC(或采用LC晶格结构作为延迟 线的任何（多级）电路）是至关重要的。
[0081]图9B示出根据本公开的一些实施例，在集成电路中的连续时间流水线模数转换 器布局的俯视图。具体而言，图9B示出了具有至少两个流水线阶段（为简单起见仅示出两 级，CT管阶段x和CT管阶段X+1)的CT流水线ADC布局的示例。每个流水线阶段包括两 个级联差分LC晶格结构。每个LC晶格结构包括两个单端平面电感（因此，在这个例子中， 每个流水线阶段具有四个单端平面电感）。例如，电感器Lip和Lin属于第一LC晶格延迟 结构，L2p和L2n属于第二LC晶格延迟结构，等等。换句话说，CT管阶段x的第一CT延迟 线包括两个级联晶格结构，包括第一格架结构中的两个感应组件Llp、Lln，以及第二晶格结 构的两个感应组件L2p和L2n。CT管阶段X+1的第二CT延迟线包括两个级联晶格结构，包 括第二晶格结构中的两个感应组件L3p和L3n，以及第一晶格结构中的两个感应组件L4p和 L4n〇
[0082] 可以看出，Llp、Lln、L2p和L2n在空间上根据以下栅格图案（类似的网格也适用 于L3p、L3n、L4p和L4n)布置为四个平面电感：
[0083]
[0084] 其中，Lip和L2p串联连接，Lin和L2n串联连接，L3p和L4p串联连接，L3n和L4n 串联连接。两个CT延迟线每个具有IN+，IN-差分输入端口，以及差分输出端口OUT+、OUT-、 IN+连接至Lip的一个端子；OUT+连接到L2p的一个端子；IN-连接到Lin的一个端子；以 及OUT-连接到L2n的一个端子。
[0085] 第一个流水线级CT管阶段X还包括ADC1、DAC1和AMP1。所述第二流水线级CT管 阶段X+1还包括ADC2、DAC2和AMP2。虽然这个例子示出了在CT流水线ADC的两个流水线 阶段的延迟线之间的电势耦合，耦合也存在于其它ADC或其中使用具有LC晶格结构的多个 延时线的电路。
[0086] 1让，1111，12口，1211和13口，1311，14口，1411之间的磁耦合应最小。应当注意，单一(^ 管级内的耦合通常导致在LC晶格响应时的某些非线性效应，因此它不是非线性误差的主 要来源。对于施加到LC晶格结构的差分信号，这些平面电感的设计自由度是由流经电感器 的电流引起的其磁通方向。在一般情况下，平面电感器可以具有其磁通量朝上或朝下。朝 上指磁通从衬底向上朝硅片的表面，并且被标记为0。朝下指磁通从芯片的表面朝向衬底， 并且被标记为X。
[0087] 为了减少相邻级的两条延迟线的电感元件之间的磁耦合，在这些平面电感器的设 计中实施特殊的磁通量图案。具体地说，当差分交流（AC)信号被施加各CT延迟线的输入 端时，多个CT延迟线的电感分量的磁通量图案具有方格图案，以减少在多个CT延迟线之间 的电感组件之间的耦合，所述方格图案在如下之间交替相邻电感元件的特定焊剂方向性： (1)X=具有从衬底向上朝向集成电路芯片的表面的焊剂的电感分量（2)0 =具有从集成电 路芯片的表面朝向集成电路芯片的衬底的焊剂的电感分量。方格图案是指在磁通量图案中 的X0排列，其中X和0对于特定阶段（例如，延迟线）中的电感器和相邻阶段中的电感器 (即，相邻延迟线）交替。
[0088] 图10表示根据本公开的一些实施例，示出磁通量图案的2个连续流水线模数转换 器级的8个平面电感器的顶视图。本示例示出一种优选的磁通量图案，用于降低延迟线路 间的耦合。具体而言，图9B示出了可能的放置中的一个，其中Llp，Lln，L2p，L2n被放置为 "X，0,0，X"。L3P到L4N被类似放置。由于平面电感的方向性在X和0之间交替，图案被称 为方格图案。
[0089] 在图3中，由差分信号引起的电流方向是上层电感的从IN+到0UT+和下层电感的 OUT-到IN-的正电流，或这两个电感器的逆方向。另一方面，施加到液晶晶格结构的共模信 号使得正电流对于上层电感从IN+流到0UT+，以及对于下层电感从IN-到OUT-。因此，由 共模信号引起的磁通不同于差分信号引起的磁通。
[0090] 通过一些调查和模拟，可以表示（例如，对于在每个流水线级中包括两个级联的 LC晶格结构的CT流水线ADC)，如果4个电感器在每个延迟线中，用于最小化磁耦合的最佳 平面电感器放置是图9B所示的X00X图案。还应当指出，由于差分电路性质，X00X图案相 当于0XX0图案。
[0091] 图11A-B示出根据本公开的一些实施例，在模数转换器中相邻阶段的延时线中4 个平面电感器的可能磁通量图案。在本例中，两条延迟线存在于两个相邻阶段（阶段X中 的一条延迟线和阶段X+1中的一条延时线）中，每个阶段具有2个电感器（一个LC晶格结 构）。提供方格图案，以减少在阶段X中的2个电感器和阶段x+1中的2个电感器之间的耦 合。图11A所示的图案相当于图11B所示的图案。
[0092] 图12A-B示出根据本公开的一些实施例，在模数转换器中相邻阶段的延迟线的8 个平面电感器的可能磁通量图案。在本例中，两条延迟线存在于两个相邻阶段（阶段X中 的一条延迟线和阶段X+1中的一条延时线）中，每个阶段具有4个电感（2个级联LC晶格 结构）。提供方格图案，以减少在阶段X中的4个电感器和阶段x+1中的4个电感器之间的 耦合。图12A所示的图案相当于图12B所示的图案。
[0093] 图13A-B示出根据本公开的一些实施例，在模数转换器中相邻阶段的延迟线的12 个平面电感器的可能磁通量图案。在本例中，两条延迟线存在于两个相邻的阶段（阶段X 中的一条延迟线和阶段X+1中的一条延时线），每个阶段具有6电感器（3个级联LC晶格结 构）。提供方格图案，以减少在阶段X中的6个电感器和阶段x+1中的6个电感器之间的耦 合。图13A所示的图案相当于图13B所示的图案。
[0094] 图14A-B示出根据本公开的一些实施例，在模数转换器中相邻阶段的延迟线的16 个平面电感器的可能磁通量图案。在本例中，两条延迟线存在于两个相邻的阶段（阶段X 中的一条延迟线和阶段X+1中的一条延时线），每个阶段具有8个电感（4个级联LC晶格结 构）。提供方格图案，以减少在阶段X中的8个电感器和阶段x+1中的8个电感器之间的耦 合。图14A所示的图案相当于图14B所示的图案。
[0095] 图15示出根据本公开的一些实施例，用于具有4个不同磁通量图案KXl(XOOX) KX2(XXXX)，Kx3的（XX00)和KX4(X0X0)的平面电感器的模数转换器中相邻阶段之间的模 拟磁耦合因子的曲线图。的曲线图。具体而言，图15示出了具有不同电感器布局的两个相 邻CT流水线阶段之间的模拟磁耦合因子。每个CT流水线ADC阶段包含两个级联LC晶格 结构。该XOOX模式（KX1)给出高达2GHz的最低耦合。
[0096] 图16示出根据本公开的一些实施例，用于具有2个不同磁通量图案的平面电感器 的连续时间流水线模数转换器的模拟输出频谱的曲线图。具体地，图16示出两个不同的LC 晶格电感投放位置的模拟CT流水线ADC最终输出光谱（磁通量图案X00X和XXXX)。再次， 每个CT流水线ADC阶段包括两个级联LC晶格结构（具有4个电感器）。相比于基于XXXX 图