输入代码的函数的DTC延迟输出特性以及作为TDC输出代码的函数的TDC输入延迟的 特性。两个图中的每都分别包括理想的线性特性400、410,这在左侧和右侧图中示出为虚 线。然而，由于缺陷和其他设备相关的以及环境相关的影响，实际特性420、430显示了更复 杂、非线性的行为，这仅仅分别接近理想线性特性400、410。
[0060] 在图4中，测量的情况由三个箭头440示出，其说明了单个的校准过程。例如，从 包括在由斜波发生器330生成的控制信号中的DTC输入代码开始，如特性420所示的那样， DTC320与其输入信号相比将延迟输出信号。该延迟被提供给TDC340作为其输入的延迟， 然后其由TDC340变换为对应的TDC输出代码，然后其可被保存在图3中未示出的存储器 中。
[0061] 然而，如由箭头440所示的测量过程的校准由于TDC340的大的的非线性而导致 的稍微太小的IDC输出代码。为了说明这一点，基于DTC的输入代码和DTC320的特性420， 图4还通过箭头450指示TDC340将基于其理想线性特性410提供的TDC输出代码。如右 图的横坐标上指示的差460对应于由于采用图3中所示的校准布置的误差。
[0062] 图4的右图说明了关于为什么采用如图1和2中所示的示例可以改进校准质量来 补偿如图1和2中所示的DTC100的非线性。由于信号处理电路120和DTC110基本上彼 此抵消的效果的事实，将由测量电路140或它的时间-数字转换器160测量的延迟可如前 面所讨论的那样显著较小。对于每个测量，测量的延迟可以是可比的或在某些情况下甚至 可能基本上是相同的。因此，TDC160(测量电路140)可以只在值的很窄的范围中操作。因 此，在该范围外的非线性最终可能在对测量误差的贡献方面较不重要或甚至不重要。然而， 确切的操作点在哪里并不重要。它也可能处于更大的输入延迟。结果，就所确定的延迟而 言，较高准确性可以是可获得的，并且校准数据也可以更准确。
[0063] 换言之，使用非常窄的时间-数字转换器160或其他测量电路140可以是可能的， 因为其仅捕获非线性，而不是数字-时间转换器110生成信号或输出信号OS的绝对相移。 这可以帮助放松测量电路140或其时间-数字转换器160的设计和校准参数。
[0064] 图5示出电路100的进一步示例的简化框图。电路100再次包括串行连接130， 其包括数字-时间转换器110和信号处理电路120,其在此处被实施为分数PLL电路500。 参考时钟发生器510例如可以基于晶体振荡器190或温度稳定的晶体振荡器200。如已经 在图1中所示，参考时钟发生器510生成参考信号RS，其然后被提供到分数PLL电路，这继 而生成经处理的信号PS。经处理的信号PS然后被提供到数字-时间转换器110,其生成经 延迟的信号DS或输出信号0S，其例如可被用作本地振荡器信号L0。再次，通道字520耦 合到分数PLL电路500,通道字520例如可包括整数部分和分数部分以控制分数PLL电路 500,并因此可以被认为是指示经处理的信号的频率的频率字。
[0065] 通道字的分数部分被提供给发生器电路170及其积分器或累加器180。通道字 的分数部分可以可选地乘以（-1)并被提供给包括在发生器电路170中的积分器或累加器 180。根据实施细节，例如取决于如向DTC110提供的（预期）时间延迟被认为是正还是负 相移，实施（-1)的因子或略过该因子可以是可取的。
[0066] 如前面所指示的，积分器或累加器180利用参考信号RS计时。表示控制信号CS的 积分器或累加器180的输出被设置到数字-时间转换器110以控制数字-时间转换器110 所引起的延迟。
[0067] 替代地，积分器或累加器180还可以基于电路100的输出信号OS计时。例如，可 向积分器或累加器180提供控制信号CS，其指示或包括关于由整个通道字划分的通道字的 分数部分的信息。例如，该发生器电路170可以能够或被配置为接收通道字并向数字-时 间转换器110提供相应的控制信号CS。这可以至少部分地允许更频繁地例如针对输出信号 OS的每个边缘而不是例如仅针对参考信号的每个边缘修正信号处理电路120的相移。
[0068] 所述电路还包括测量电路140,其在此处实施为时间-数字转换器160。时间-数 字转换器160被耦合到数字-时间转换器110的输出或更确切的说是电路100的输出两者， 在那里可获得输出信号0S，并且被耦合到电路100的输入，在那里参考信号RS在操作期间 出现。时间_数字转换器的输出被耦合到存储器150,在那里由时间-数字转换器160提供 的测量数据根据指示存储在存储器150中的查找表的地址的控制信号CS的相位信号或值 被作为校准数据存储。
[0069] 在图5中，测量电路140的时间-数字转换器160被称为TDC2,由于分数PLL电 路500例如可包括另一时间-数字转换器160 (TDC)例如作为分数PLL电路的相位检测器。 换言之，时间-数字转换器160可代表在电路中实施的附加的时间-数字转换器160。
[0070] 在该上下文中，应注意的是，作为时间-数字转换器160的替代，能够确定相位差 或时间差的任何其他电路可被实现为测量电路140。例如，仅举一个进一步的示例，测量电 路140可例如基于移位寄存器实施包括一个或多个分频器或多模分频器连同更常规的相 位检测器。
[0071] 图5中所示的电路100的框图能够测量数字-时间转换器输出与参考时钟发生器 510之间的时间差。基于该时间差，该数字-时间转换器110可以被校准，如图5所示。在 该实施中，其也被称为通道字N的PLL通道字520基本上表示DTC的输入频率除以参考频 率。
[0072]N=I+p/q=fDc〇/fEEF⑴
[0073] 在等式（1)中，I是整数部分，而p/q为分数部分，如之前概述的。fra是输出信号 OS的频率并且fKEF是参考信号RS的频率。
[0074] 由于使用时间-数字转换器160将数字-时间转换器110的输出与参考时钟进行 比较，所以DTC输出频率fDro是参考频率fKEF (= 1/〇的整数倍，其中Tkef是参考信号RS 的循环周期。根据等式（2)，在一个参考周期TREF中的DCO输出的归一化相移是频率的积 分。
[0076] 结果，数字-时间转换器110需要每个循环来恢复（revert)全周期（2 ?p/q) 的p/q的相移。因此，通过将通道字的负分数部分的积分应用于数字-时间转换器110,如 由发生器电路170及其积分器或累加器180实施的，精确获得该相移。在结束时，测量电路 140或者更确切地说它的时间-数字转换器160看到恒定的相位误差加上由于数字-时间 转换器110的非线性的偏移。
[0077] 还考虑噪声，采用根据示例的电路100不同于前面所讨论的更常规的方法，这包 括DTC输入和输出的直接比较。使用根据示例的电路100,测量电路140或者更确切地说 其时间数字转换器160被暴露于分数PLL电路500的全PLL噪声，因为测量电路140仅仅 比较了参考时钟发生器510及其参考信号RS与数字-时间转换器110的输出。然而，由于 噪声与数字-时间转换器110的非线性不相关，所以它可以通过对多个测量的平均被衰减。 在存储器150中，校准表可相应地建立起来。使用DTC输入作为在那里存储通过测量电路 140获得的实际值的地址，由测量电路140提供的测量结果可以存储在查找表（LUT)中。
[0078] 与前述更常规的过程相对，该方法中的TDC线性不太关键，因为时间-数字转换器 160仅捕捉非线性，而不是线性的部分。自然地，确保平均收敛到实际TDC输入延迟也可能 是可取的。其结果是，例如使用内插方案实施过程以线性化TDC可能是可取的。然而，因为 它是小的范围，在时间-数字转换器160方面，与输出信号或本地振荡器信号的全周期范围 相比，该特性可能更容易。
[0079] 然而，尽管在图5中已示出分数PLL电路，但是原则上，任何种类的信号处理电路 120都可被使用。例如，可以使用任何其他种类的射频时钟发生器来代替分数PLL电路的整 数。示例包括例如前述的直接数字合成器电路（DDS电路）以及倍频器电路。
[0080] 图6示出时序图，其指示参考信号RS(RefClk)，经处理的信号PS，其代表PLL(PLL 输出）的输出信号，以及输出信号，其是由数字-时间转换器110提供或生成的（DTC输出）。 如箭头所示，图6沿其指示时间的横坐标示出三种不同的情况，在那里经处理的信号PS包 括相对于参考信号RS的不同的延迟。然而，由于所述数字-时间转换器110的影响，输出 信号OS总是与参考信号RS同相。
[0081] 换言之，图6示出了PLL输出信号PS相对于参考信号RS的延迟可以如何由于正 确调整DTC延迟而被补偿。结果，对应于DTC输出信号的输出信号OS的上升侧总是与参考 信号RS的边缘一致。
[0082] 图7示出基于闭环配置的替代实施。如图7中所示的替代解决方案使用时间-数 字转换器160作为分数PLL电路500的测量电路140以直接测量输出信号OS和参考信号 RS之间的相位差。分数PLL电路500实现了数字宽带闭环相位调制器。
[0083] 在如图7中所描绘的由电路100实现的闭环校准方案中，分数PLL电路500包括 沿着图7中的箭头所示的信号流的实施为时间-数字转换器160的测量电路140、环路滤 波器530和被实施为数字控制振荡器550的可控振荡器540的串行连接。换言之，环路滤 波器530被耦合在时间-数字转换器160之后，并且可控振荡器540被耦合在环路滤波器 530之后。然后可控振荡器540的输出被耦合到数字-时间转换器110的输入。
[0084] 由数字-时间转换器110生成并提供的输出信号OS经由多模式分频器560 (MMD) 被反馈到时间-数字转换器160的进一步输入，其闭合了分数PLL电路500的环。多模式 分频器560可以能够响应于从西格玛德尔塔调制器570(E△)获得的信号将输出信号的 频率分频。作为输入，西格玛德尔塔调制器570被提供有通道字520,其再次包括指示将要 由分数PLL电路500生成的频率的整数部分和分数部分。西格玛德尔塔调制器570以如下 这样的方式控制多模分频器560,即也包括分数部分的通道字被变换到具有调制信号（PWM 信号）的路径中，