多通道并行模数转换系统采样时间误差的校准装置及方法
【技术领域】
[0001] 本发明涉及高速高精度模数转换技术领域，尤指一种多通道并行模数转换系统采 样时间误差的校准装置及方法。
【背景技术】
[0002] 随着数字信号处理技术的发展，数字电路对模数转换器的采样速率要求越来越 高。模拟数字转换器（ADC，Analog-to_digitalconverter)最重要的性能参数是转换精度 与转换速度。不过，ADC的速度和精度却是相互制约的，随ADC转换速度的提高，其精度呈 下降趋势，受目前ADC芯片发展水平的限制，单个ADC很难同时具备高速率和高精度。
[0003] 为实现更高的采样速率，可以采用M个相对低速、高精度的ADC多通道并行工作。 理想情况下，各个通道的ADC性能完全匹配，采样时刻均匀交错。每一个子ADC均只工作在 较低的频率上，就能以较高的采样频率对输入信号进行模数转换，转换率提高了M倍。理 论上，这种并行结构可以使得采样率随并联的ADC数目呈线性地提高，可以很好的提高ADC 的采样率。但是，由于通道之间存在的通道失配误差，例如偏置误差、增益失配、采样时间误 差，降低了并行系统的整体性能。因此，通道失配的校正技术成为研究热点。
[0004] 对于多通道并行ADC系统而言，采样时间误差与系统输入信号频率相关，当系统 的输入信号频率大于单个ADC的奈奎斯特频率时，由于每个通道都不满足奈奎斯特定理而 产生频谱混叠，混叠给与频率相关的采样时间误差的校正带来了困难，导致一些研究成果 仅能校正增益失配和偏置误差，却不能校正与频率相关的采样时间误差。
【发明内容】
[0005] 为了解决上述技术问题，本发明提供了一种多通道并行模数转换系统采样时间误 差的校准装置及方法，能够解决与频率相关的采样时间误差的校正问题，此外，还能够降低 硬件电路设计的复杂度，提高校准电路的运行速度，而且便于硬件实现。
[0006] 为了达到本发明目的，本发明提供了一种多通道并行模数转换系统采样时间误差 的校准装置，包括：时钟产生电路、时间交替模数转换系统TIADC、多路复用器MUX、开关电 路、采样时间误差估计电路和采样时间误差补偿电路，其中，模拟输入信号从TIADC系统的 输入端进入；TIADC系统的输出端通过开关电路与采样时间误差估计电路的输入端连接； TIADC系统的输出端还与多路复用器输入端连接，并将采样时间误差值送入采样时间误差 补偿电路；多路复用器的输出端以及采样时间误差估计电路的输出端与采样时间误差补偿 电路的输入端连接，采样时间误差补偿电路输出端的输出信号为校准的输出信号。
[0007] 进一步地，所述TIADC系统利用M个相同的、采样速率为f的模数转换系统ADC以 一个固定的时间间隔依次对同一个模拟输入信号进行并行采样，相邻两个子ADC之前的采 样时间间隔为Ts= 1/fs，相位差值为2JI/M，把子ADC的采样输出利用MUX组合起来作为 整个并行ADC的输出；所述TIADC系统的采样速率为fs，其中fs=Mf。
[0008] 进一步地，所述采样时间误差估计电路包括：数字低通滤波器、Farrow结构延时 滤波器、数字微分器、延迟单元、乘法器、减法器以及累加器，其中，所述TIADC系统的各个 子ADC的输出端分别与数字低通滤波器的输入端连接；数字低通滤波器的输出端与延迟单 元的输入端连接，M-I个待校准子通道的数字低通滤波的输出端与Farrow结构延时滤波器 的输入端连接；Farrow结构延时滤波器的输出端与数字微分器以及累加器的输入端连接； 数字微分器的输出端与乘法器输入端连接；乘法器的输出端与累加器的输入端连接；累加 器以及延迟单元的输出端与减法器的输入端连接；减法器的输出端、系数y以及数字微分 器的输出端与乘法器的输入端连接；累加器的输出端与延迟单元的输入端连接；延迟单元 的输出端以及乘法器的输出端与累加器的输入端连接；累加器、乘法器以及延迟单元组成 了自适应调整电路；累加器的输出端的输出为采样时间的误差值。
[0009] 进一步地，所述采样时间误差补偿电路包括：数字微分器、系数变量模块、乘法器 和减法器，其中，多路复用器的输出端与数字微分器的输入端连接；数字微分器的输出端、 采样时间误差估计电路的输出端以及系数变量模块的输出端与乘法器的输入端连接；乘法 器的输出端以及多路复用器的输出端与减法器的输入端连接，减法器的输出信号为校准的 输出信号。
[0010] 本发明还提供了一种多通道并行模数转换系统采样时间误差的校准方法，应用于 如前所述的装置，包括：模拟输入信号进入TIADC系统进行采样；接通开关电路中的开关， 把经过采样的输出信号送入采样时间误差估计电路中，根据估计算法计算出采样时间误差 值；把采样时间误差值送入采样时间误差补偿电路中，根据校准算法进行误差校准。
[0011] 进一步地，所述多通道并行模数转换系统包括M个通道，M为整数；将一个通道作 为参考通道，其余M-I个通道作为待校正通道；所述经过采样的输出信号包括参考通道的 输出信号和待校正通道的输出信号。
[0012] 进一步地，所述接通开关电路中的开关，把采样输出的信号送入采样时间误差估 计电路中，根据估计算法计算出采样时间误差值，包括：接通开关电路中的开关，把经过采 样的输出信号送入数字低通滤波器中，得到窄带无混叠的低频输出信号Yni(n)，其中HI= 0, 1…M-I;将参考通道的输出信号作为参考值，而其余M-I个通道为带有采样时间误差的 待校准通道；把待校准的M-I个通道的输出信号分别送入Farrow结构延时滤波器中得到 延迟半个单元的输出信号Bni(n);把ajn)分别送入数字微分器进行求导运算得到输出信 号bjn);将bjn)送入乘法器与采样时间误差值Yni相乘得到输出信号Cni(n);把输出信号 Cni(n)和输出信号Bni(n)放入加法器中，得到M-I个待校准通道的理想输出信号；将待校准 的M-I个通道的理想输出信号送入减法器分别与参考通道的采样输出信号进行求差，所得 的通道间的误差信号e(n)反馈作为采样时间误差的参考值，基于最小均方LMS算法计算出 米样时间误差值。
[0013] 进一步地，所述把采样时间误差值送入采样时间误差补偿电路中，根据校准算法 进行误差校准，包括：把采样时间误差值送入采样时间误差补偿电路中；经过MUX的输出信 号送入数字微分器，把数字微分器的输出信号和采样时间误差值以及数值变量送入乘法器 计算出系统误差；把系统误差和经过MUX的输出信号放入减法器中做差，得到校准后的输 出信号y<；(n)。
[0014] 所述采样时间误差估计电路进行一次采样时间误差计算；所述方法还包括：所述 采样时间误差估计电路完成一次采样时间误差计算后，将开关电路中的开关打开来提高校 准电路的运行速度。
[0015] 本发明中，把采样时间误差校准的两个部分估计和补偿何为一体，利用开关电路 来控制采样时间误差估计电路的开关，降低了硬件设计的复杂度和硬件电路的功耗，提高 了校准的速度；校准电路全部采用数字电路，降低了硬件设计的复杂度，便于硬件实现；估 计电路基于数字低通滤波器解决了混叠问题，补偿电路由于是针对多通道信号合并之后进 行的补偿，也避免了混叠问题。因此，本发明不仅可以达到校准TIADC采样时间误差的目 的，而且可以解决混叠问题、降低硬件电路设计的复杂度，提高校准电路的运行速度，便于 硬件实现
[0016] 本发明的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变 得显而易见，或者通过实施本发明而了解。本发明的目的和其他优点可通过在说明书、权利 要求书以及附图中所特别指出的结构来实现和获得。
【附图说明】
[0017] 附图用来提供对本发明技术方案的进一步理解，并且构成说明书的一部分，与本 申请的实施例一起用于解释本发明的技术方案，并不构成对本发明技术方案的限制。
[0018] 图1是本发明的一种实施例中多通道并行模数转换系统采样时间误差的校准装 置的示意图。
[0019] 图2是本发明的一种实施例中TIADC系统的示意图。
[0020] 图3是本发明的一种实施例中采样时间误差估计电路的示意图。
[0021] 图4是本发明的一种实施例中采样时间误差补偿电路的示意图。
[0022] 图5是本发明的一种实施例中多通道并行模数转换系统采样时间误差的校准方 法的示意图。
【具体实施方式】
[0023] 为使本发明的目的、技术方案和优点更加清楚明白，下文中将结合附图对本发明 的实施例进行详细说明。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中 的特征可以相互任