一种延时线电路及其盲区的避开方法
【技术领域】
[0001] 本发明涉及数字电路技术领域，尤其涉及一种延时线电路及其盲区的避开方法。
【背景技术】
[0002] 现有的延迟线电路在实际应用中，周期的频率也无法连续调节，因此，开始信号与 结束信号之间的时间间隔无法被周期整除，因此，存在非整周期误差。因此，在现有的延迟 线电路中，采用延迟线测量非整周期。
[0003] 但是，当延时线的延时总长接近一个周期时，则会存在一段盲区。该盲区为延时线 的延时总长与周期相差的一段时间。当延迟线处于盲区时，无法对超过延时总长且小于一 个周期的时间进行精确的测量。因此，对于小时间高精度高稳定性测量要求的应用，盲区则 会成为影响延时线测量精度、稳定性，使测量值存在异常周期性波动。
[0004] 综上所述，如何克服延时线电路中盲区对延时线测量的影响，是当前亟待解决的 技术问题。
【发明内容】
[0005] 有鉴于此，实有必要提供一种避开延时线电路的盲区，以致不受该盲区影响的延 时线电路，以及避开该延时线电路的盲区的方法。
[0006] -种延时线电路，包括第一延时线、第二延时线和控制模块。第一延时线尾部的第 一输出端与控制模块的第一输入端电性连接，第二延时线中部的第二输出端与控制模块的 第二输入端电性连接。第一延时线和第二延时线的输入端均接收输入信号和周期信号，周 期信号的周期为T，第一延时线和第二延时线的延时总长为T1，且0.9T<T1 < I. 1T。第一 延时线在周期信号上升沿触发，第二延时线在周期信号下降沿触发。第二输出端的输出比 第一输出端的输出延时〇. 5Τ。第一输出端有效时，控制模块接收第二延时线测量的第一测 量数据，并采用第一测量数据进行0. 5Τ补偿处理后的第二测量数据。第二输出端有效时， 控制模块采用第一延时线测量的第三测量数据。
[0007] 优选地，第一延时线包括多个首尾连接的第一延时单元和多个上升沿触发的第一 D触发器，第一个第一延时单元的输入端接收输入信号，每一个第一延时单元的输出端与一 个第一 D触发器的D端电性连接，每一个第一 D触发器的C端接收周期信号，在第一延时线 尾部的多个第一 D触发器中选中一个第一 D触发器，选中的第一 D触发器的Q端与控制模 块的第一输入端电性连接。
[0008] 优选地，第一延时单元包括反相器。
[0009] 优选地，第二延时线包括多个首尾连接的第二延时单元和多个下降沿触发的第二 D触发器，第一个第二延时单元的输入端接收输入信号，每一个第二延时单元的输出端与一 个第二D触发器的D端电性连接，每一个第二D触发器的C端接收周期信号，在第二延时线 中部的多个第二D触发器中选中一个第二D触发器，选中的第二D触发器的输出比选中的 第一 D触发器的输出延时0. 5Τ，选中的第二D触发器的Q端与控制模块的第二输入端电性 连接。
[0010] 优选地，第二延时单元包括反相器。
[0011] -种延时线电路盲区的避开方法，包括如下步骤：
[0012] 控制模块判断自身的第一输入端是否有效。
[0013] 若第一输入端有效时，控制模块接收第二延时线的第一测量数据，并采用第一测 量数据进行0. 5T补偿处理后的第二测量数据。
[0014] 优选地，第一输入端有效为：输入信号到达选中的第一 D触发器，且选中的第一 D 触发器处于周期信号上升沿时，选中的第一 D触发器的Q端输出有效，以致第一输入端有 效。
[0015] 优选地，控制模块判断自身的第一输入端是否有效的步骤之后，还包括：
[0016] 控制模块判断测量是否结束。
[0017] 若测量未结束，控制模块判断自身的第二输入端是否有效。
[0018] 若第二输入端有效时，控制模块采用第一延时线的第三测量数据。
[0019] 优选地，第二输入端有效为：输入信号到达选中的第二D触发器，选中的第二触发 器处于周期信号下降沿时，选中的第二D触发器的Q端输出有效，以致第二输入端有效。
[0020] 本发明延时线电路，通过对称结构的两条延时线，且两条延时线的输出相差半个 周期，避免了两条延时线同时进入盲区，以及在其中一条延时线进入盲区时，采用另一条延 时线的测量结果，避免了盲区对本发明延时线电路测量结果的影响。
【附图说明】
[0021] 图1为本发明延时线电路一种实施例的电路图。
[0022] 图2为本发明延时线电路盲区的避开方法一种实施例的流程示意图。
【具体实施方式】
[0023] 为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对 本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并 不用来限定本发明。
[0024] 图1展示了本发明延时线电路的一种实施例。如图1所示，在本实施例中，该延时 线电路，包括第一延时线DL0、第二延时线DLl和控制模块。
[0025] 第一延时线DLO包括η个延时单元以及η个第一 D触发器。假设，选中的第一 D触 发器为第η-1个第一 D触发器Qn i。第一个延时单元的输入端接收输入信号Signal，第一延 时单元的输出端与第二延时单元的输入端电性连接，第二个延时单元的输出端与第三延时 单元的输入端电性连接，......，第n-1延时单元的输出端与第η延时单元的输入端电性连 接。第一个延时单元的输出端与第一个第一 D触发器仏的D端电性连接，第二个延时单元 的输出端与第二个第一 D触发器仏的D端电性连接，......，第η个延时单元的输出端与 第η个第一 D触发器％的D端电性连接。第一个第一 D触发器Q C端，第二个第一 D触 发器％的C端，......，第η个第一 D触发器Q "的C端均接收周期信号CLK。第n-1个第 一 D触发器Qn i的Q端与控制模块的第一输入端SO电性连接。此外，该第一 D触发器在周 期信号上升沿触发。周期信号CLK的周期为T。第一延时线DLO的延时总长为T1，且0. 9T < Tl < I. ITo
[0026] 第二延时线DLl包括η个延时单元以及η个第二D触发器，假设，选中的第二触发 器为第[(η/2)+2]个第二触发器第一个延时单元的输入端接收输入信号Signal，第 2. 一延时单元的输出端与第二延时单元的输入端电性连接，第二个延时单元的输出端与第三 延时单元的输入端电性连接，......，第n-l延时单元的输出端与第η延时单元的输入端 电性连接。第一个延时单元的输出端与第一个第二D触发器仏的D端电性连接，第二个延 时单元的输出端与第二个第二D触发器％的D端电性连接，......，第η个延时单元的输 出端与第η个第二D触发器仏的D端电性连接。第一个第二D触发器Q ^勺C端，第二个 第二D触发器％的C端，......，第η个第二D触发器Q "的C端均接收周期信号CLK。第
[(η/2)+2]个第二D触发器&1:的〇端与控制模块的第二输入端Sl电性连接。此外，该第 二D触发器在周期信号下降沿触发。第二触发器&^的输出比第一触发器Qn i延时半个周 期。周期信号CLK的周期为T。第二延时线DLl的延时总长为T1，且0. 9T < Tl < I. 1T。
[0027] 本实施例中的延时线电路，通过对称结构的两条延时线，且两条延时线的输出相 差半个