的陷波频 率。
[0034] 图1B中提供了来自图1A的"理想"共用器10的示例频率响应的曲线图40。如 现成所见的，HP滤波器20具有用于带阻44的在710MHz处的陷波42。HP通带46在大约 1. 710GHz处开始。类似地，LP滤波器22具有用于带阻50的在2. 130GHz处的陷波48。LP 通带52在大约1.040GHz处结束。注意，曲线图40表示了在有源元件之间（例如，在HP电 感器30与第一 LP电感器32之间）有最低程度的磁耦合的共用器10的"理想"或完美频 率响应。以下参考图2-4解释了磁耦合发生的更现实的情境。
[0035] 为了完备性起见，应当领会，共用器（诸如共用器10)可以被放置在如图1C中所 解说的用于收发机的芯片组60中。芯片组60包括功率放大器62、双工器/滤波器64、射 频（RF)开关模块66、无源组合器68、接收机70、调谐器电路系统72 (例如，第一调谐器电 路系统72A以及第二调谐器电路系统72B)、共用器10、电容器74、电感器76、接地端子78 以及天线80。功率放大器62将（诸）信号放大到特定功率水平以供发射。双工器/滤波 器64根据各种不同参数（包括频率、插入损耗、抑制或其它类似参数等）对输入/输出信 号进行滤波。RF开关模块66可选择输入信号的特定部分以传递给芯片组60的其余部分。 无源组合器68将检测到的来自第一调谐器电路系统72A和第二调谐器电路系统72B的功 率组合起来。接收机70处理来自无源组合器68的信息并将该信息用于进一步操作芯片组 60。调谐器电路系统72包括各种组件，诸如调谐器、便携式数据录入终端（PDET)、以及内务 模数转换器（HKADC)等。调谐器电路系统72可针对天线80执行阻抗调谐（例如，电压驻 波比（VSWR)优化）。
[0036] 如图1C中所示，共用器10位于调谐器电路系统72的调谐器组件与电容器74、电 感器76及天线80之间。共用器10可被放置在天线80与调谐器电路系统72之间以为芯 片组60提供高系统性能。共用器10还对高频带频率和低频带频率两者执行频域复用。在 共用器10对输入信号执行其频率复用功能之后，共用器10的输出被馈送给任选的LC网 络，该LC网络包括电容器74和电感器76。该LC网络可提供针对天线80的额外阻抗匹配 组件（在需要的情况下）。随后，具有特定频率的信号由天线80发射或接收。
[0037] 图1B反映了理想共用器10的频率响应，而图2解说了替换性常规共用器90。共用 器90包括了 LP滤波器92和HP滤波器94。LP滤波器92包括多个电容器96、98和100 (分 别是(：11、(：12和(：13)以及多个电感器102、104(分别是1^ 11山2)。如同共用器10那样，1^滤 波器92起到类似于LP滤波器22的功能。HP滤波器94包括多个电容器106、108、110、112 和114(分别是(：21、（：22、（：23、（：24和(： 25)以及多个电感器116、118(分别是1^、1^22)。如同共 用器10那样，HP滤波器94起到类似于HP滤波器20的功能。在非理想情境中，如由在电 感器l〇2(Ln)与电感器118(L22)之间延伸的磁耦合箭头120所解说的，LP滤波器92中的 电感器与HP滤波器94中的电感器之间有磁耦合。尽管解说了特定磁耦合，但是取决于电 感器的相对邻近度和大小，其他电感器之间也可能或多或少地存在其他磁耦合
[0038] 就这一点而言，图3解说了 3DIC 121中的共用器90的顶视图。这些电感器为3D 电感器，诸如穿玻通孔（TGV)电感器或一般化而言穿板通孔（TSV)电感器。对于有关TGV和 TSV电感器的更多信息，感兴趣的读者被指引到2013年1月11地递交并且题为"DIPLEXER DESIGN USING THROUGH GLASS VIA TECHNOLOGY (使用穿玻通孔技术的共用器设计）"的美 国临时专利申请序列号61/751，539 (其通过引用被完整纳入于此），以及'539申请的发 明转型，即 2013 年 3 月 13 日递交的并题为 "DIPLEXER DESIGN USING THROUGH GLASS VIA TECHNOLOGY (使用穿玻通孔技术的共用器设计）"的美国专利申请序列号13/798, 733 (其也 通过引用被完整纳入于此）。TSV电感器提供在1GHz提供了大约三十（30)或更高的Q，而 TGV电感器可以在1GHz提供大于六十（60)的Q。如通常所理解的，电感器生成具有通量轴 的磁场。例如，电感器102 (Ln)生成了具有通量轴122的磁场。类似地，电感器118 (L22)生 成了具有通量轴124的磁场。通量轴122平行于通量轴124,这允许电感器之间有箭头120 所示的磁耦合。
[0039] 如图4的曲线图126所解说的，共用器90的电感器之间由箭头120所示的磁耦合 影响了共用器90的频率响应。图4中特别感兴趣的是，在1. 648GHz (点112)处的抑制仅 为-22. 699dB。绝大多数蜂窝通信标准规范要求抑制大于27dB，并且由此，共用器90不能 够满足该规范。以上的讨论集中在具有多个电感器的共用器，但是应当领会，3DIC内的其他 元件（例如，匹配电路）可以具有3D电感器，并且可以具有根据并联电感器之间的磁耦合 的类似性能降级。
[0040] 在较老式的2D电路中，对于要改变电感器的通量轴所能够做的很少。即，每个电 感器一般是平面的并且具有平行的通量轴（进入该电路的平面或从该电路的平面出来）。 磁耦合的减少是通过将诸电感器相互分隔来起效的。该分隔会导致更长的导电路径以及电 路设计中更大的难度。
[0041] 3DIC的出现提供了新的机会来解决磁耦合的问题。特别地，本公开教导了 3DIC内 的诸电感器可以被放置成使得诸通量轴不平行。通过使得诸通量轴不平行，磁耦合就被降 低。
[0042] 就这一点来说，图5解说了具有不平行的电感器的共用器130。为了简化起见，使 用了与共用器90相同的基本电路，但是现在，电感器102A (Ln)垂直于电感器118A (L22)。由 此，电感器l〇2A(Ln)的通量轴垂直于电感器118A(L22)的通量轴134。尽管诸电感器被解 说为垂直，但是应当领会，45度与135度之间的诸非平行角度具有最高程度的磁耦合降低。 虽然在〇度与45度之间以及135度与180度之间达成了一些降低，但是这些降低被认为是 未达最优的。
[0043] 通过将通量轴132、134放置成互相垂直，就产生了如图6的曲线图140中所解说 的频率响应。现在，1.648GHz (点132)处的抑制是-29. 028dB，其比图3的共用器90的平 行电感器有了 6dB的改善并且满足了规范。非共用器电路（诸如阻抗电路或类似电路等） 中可以达成性能上的类似改进。
[0044] 虽然本公开集中在改进3D电感器之间的磁耦合，但是类似的降低可以通过如图7 中的电路142所解说地使得其中一个电感器成为2D电感器来达成。由此，第一电感器144 是3D电感器，而第二电感器146是2D电感器。第一电感器144生成具有如所解说的从右至 左的通量轴148的磁场，并且第二电感器146生成具有垂直于第二电感器146的平面（即， 进入页面或从页面延伸而出）的通量轴150的磁场。在示例性实施例中，第一电感器144 可以是共用器130内的电感器Ln，并且第二电感器146可以是共用器130内的电感器L22。 在其他实施例中，第一电感器144可以是共用器130内的电感器1^丄12丄21丄22中的一者或 多者（但并非所有四者）。
[0045] 根据本文中所公开的实施例的共用器以及相关组件和方法可在任何基于处理器 的设备中提供或被集成到任何基于处理器的设备中。不作为限定的示例包括机顶盒、娱乐 单元、导航设备、通信设备、固定位置数据单元、移动位置数据单元、移动电话、蜂窝电话、计 算机、便携式计算机、台式计算机、个人数字助理（PDA)、监视器、计算机监视器、电视机、调 谐器、无线电、卫星无线电、音乐播放器、数字音乐播放器、便携式音乐播放器、数字视频播 放器、视频播放器、数字视频碟（DVD)播放器，以及便携式数字视频播放器。
[0046] 就这一点而言，图8解说了可采用如图5和7中所解说的共用器130或电路142的 基于处理器的系统160的示例。共用器130或者电路142可以被纳入到半导体管芯或用其 他方法使用在此类基于处理器的系统160中。在这一示例中，基于处理器的系统160包括 一个或多个中央处理单元（CPU)162,其各自包括一个或多个处理器164。（诸）CPU 162可 以是主控设备。（诸）CPU 162可具有耦合至（诸）处理器164以用于对临时存储的数据进 行快速访问的高速缓存存储器166。（诸）CPU 162被耦合到系统总线168,且可交互耦合基 于处理器的系统160中所包括的诸主控设备和从动设备。如众所周知的，（诸）CPU 162通 过在系统总线168上交换地址、控制、和数据信息来与这些其它设备通信。例如