具输出缓冲器的集成电路及控制输出缓冲器的方法
【技术领域】
[0001]本发明是有关于数字电路，且特别是有关于数字电路的输出缓冲器，尤其是具输出缓冲器的集成电路及控制输出缓冲器的方法。
【背景技术】
[0002]集成电路中的输出缓冲器可以用来在低电流电平接收内部数据，并且在较高电流电平将其呈现至外部负载。输出缓冲器的输出时间会随工艺电压温度(Process corners,Voltages, and Temperatures, PVT)变化。因PVT条件而导致的输出时间变化会减少数据有效窗(data valid window)。当操作速度越高,减少的数据有效窗越有可能影响性能甚至是集成电路的可靠度。
[0003]一种已知的输出缓冲器被描述在美国专利号8，643，404名为「输出缓冲驱动强度的自我校准(Self-Calibrat1n of Output Buffer Driving Strength)」的文件中。在此‘404专利文件中，输出驱动强度反复地改变，任何反复改变的结果会产生「较强」或「较弱」的驱动强度。若初始驱动强度很远，则接近理想驱动强度可能需要多次迭代。
[0004]因此有需要提供一种本质上对PVT条件不敏感的输出缓冲器，以针对集成电路的高速操作提供可靠的性能，并对于一致的输出缓冲时间延迟有良好的结果，以较少次的迭代方法以达到理想的输出缓冲时间延迟。
【发明内容】
[0005]本发明的一方面是一包括输出缓冲器、多个序列电路以及控制电路的集成电路。
[0006]输出缓冲器具有输出缓冲延迟、讯号输入以及讯号输出，输出缓冲器具有可变数量的多个输出驱动器，这些输出驱动器响应于输出驱动器控制讯号而开启。
[0007]多个序列电路接收第一时间讯号及第二时间讯号作为输入，第一时间讯号及第二时间讯号的相对时间决定这些输出驱动器的可变数量。在一实施例中，第一时间讯号产生自第一延迟电路。在一实施例中，第二时间讯号产生具有关联于该输出缓冲延迟的第二延迟。输出驱动器的可变数量取决于传递第二时间讯号直到接收第一时间讯号的序列电路的数量。
[0008]控制电路执行活动:(1)利用第一延迟电路以产生具有第一延迟的第一时间讯号，(2)利用第二延迟电路以产生具有关联于输出缓冲延迟的第二延迟的第二时间讯号，
(3)利用这些序列电路产生这些输出驱动器控制讯号，以及(4)响应于输出驱动器控制讯号使可变数量的这些输出驱动器开启。
[0009]本发明的另一方面是一包括输出缓冲器、多个序列电路、多个延迟电路以及控制电路的集成电路。
[0010]输出缓冲器具有输出缓冲延迟、讯号输入以及讯号输出，以及接收输出驱动器控制讯号的控制讯号输入。
[0011]这些序列电路接收第一时间讯号及第二时间讯号作为输入，第一时间讯号产生自第一延迟电路，第二时间讯号产生具有第二延迟，第二延迟关联于输出缓冲延迟。
[0012]这些延迟电路产生决定输出缓冲延迟的可变延迟，可变延迟取决于传递第二时间讯号直到接收第一时间讯号的这些序列电路的数量。
[0013]控制电路执行活动:(1)利用第一延迟电路以产生具有第一延迟的第一时间讯号，(2)利用第二延迟电路以产生具有关联于输出缓冲延迟的第二延迟的第二时间讯号，
(3)利用这些序列电路产生输出驱动器控制讯号，以及(4)使输出驱动器控制讯号历经可变延迟以到达输出缓冲器。
[0014]本发明的另一方面是用以控制输出缓冲器的方法，其中输出缓冲器具有输出缓冲延迟。该方法包括:
[0015]产生具有第一延迟的第一时间讯号；
[0016]产生具有关联于输出缓冲延迟的第二延迟的第二时间讯号；以及
[0017]响应于当第一时间讯号被多个序列电路接受时被第一时间讯号传输的这些序列电路的序列电路的数量，调整在输出缓冲器中多个输出驱动器中开启的输出驱动器的可变数量。
[0018]本发明的另一方面是用以控制输出缓冲器的方法，其中该出缓冲器具有输出缓冲延迟。该方法包括:
[0019]产生具有第一延迟的第一时间讯号；
[0020]产生具有关联于该输出缓冲延迟的第二延迟的第二时间讯号；
[0021]响应于当第一时间讯号被多个序列电路接受时被第一时间讯号传输的这些序列电路的序列电路的数量，调整多个延迟电路的可变延迟；以及
[0022]使输出驱动器控制讯号历经可变延迟以到达输出缓冲器。
[0023]在本发明的不同实施例，多个延迟电路中的延迟电路包括串联的反相器。
[0024]在本发明的不同实施例，输出缓冲延迟取决于多个延迟电路所产生的可变延迟。
[0025]在本发明的不同实施例，多个序列电路中的序列电路包括正反器以及组合逻辑。
[0026]在本发明的不同实施例，第一延迟电路响应参考讯号以产生具有第一延迟的第一时间讯号，第一延迟实质上对工艺、电压以及温度(Process, Voltage and Temperature,PVT)条件至少其中之一不敏感。第二延迟电路在其输入上响应参考讯号以在其输出上产生具有第二延迟的该第二时间讯号，第二延迟关联于源自PVT条件至少其中之一对输出缓冲延迟的改变。
[0027]在本发明的不同实施例，多个输出驱动器为并联，输出缓冲延迟通过这些输出驱动器的可变数量是变多或变少而被缩短或延长。
[0028]在本发明的不同实施例，输出驱动器被分成多个输出驱动器群组，序列电路中相同的序列电路驱动器控制这些输出驱动器群组里相同群组中不同的输出驱动器。在本发明的又一实施例，序列电路被分成多个序列电路群组，这些序列电路群组的相同群组中不同的序列电路控制这些输出驱动器群组的相同群组。
[0029]在本发明的不同实施例，序列电路被分成多个序列电路群组，这些序列电路群组里相同群组中的不同序列电路控制这些输出驱动器群组中相同的输出驱动器。
[0030]在本发明的不同实施例，序列电路被分成多个序列电路群组，这些延迟电路响应这些序列电路群组里相同群组中不同的序列电路产生相同延迟。
[0031]在本发明的不同实施例，序列电路被分成多个序列电路群组，可变延迟为相同值，相同值通过输出驱动讯号而产生，输出驱动讯号产生自这些序列电路群组里相同群组中不同的序列电路。
[0032]为了对本发明的上述及其他方面有更佳的了解，下文特举较佳实施例，并配合所附图式，作详细说明如下:
【附图说明】
[0033]图1A为输出缓冲器的设计的一例。
[0034]图1B绘示关联于图1A中输出缓冲器的波形。
[0035]图2为在不同条件下变化的缓冲延迟图。
[0036]图3A为包括输出缓冲器的集成电路的方块图的一例，输出缓冲器具有由速度计量电路所控制的输出延迟。
[0037]图3B绘示具有控制讯号来控制不同数量被「开启」的输出驱动器的输出缓冲器。
[0038]图3C绘示具有历经至少一可变延迟的控制讯号的输出缓冲器。
[0039]图4为图3A集成电路中的速度计量电路的方块图。
[0040]图5为用于图4中的延迟仿真电路的方块图。
[0041]图6至图9为使用于图4中的参考延迟电路的部分电路图。
[0042]图10为图4的速度计量电路中一例序列电路的电路图。
[0043]图11为来自延迟仿真电路以及理想参考延迟电路的讯号的延迟图。
[0044]图12为针对不同PVT情况来自延迟仿真电路、参考延迟电路以及多个开启的输出驱动器的讯号的延迟图。
[0045]图13为显示新输出缓冲器的改良的延迟图。
[0046]图14为图4中速度计量电路的讯号轨线图。
[0047]图15为图14的速度计量电路的方块图，其具有组成群组的序列电路。
[0048]图16绘示图3B的输出缓冲器，其具有安排成群组的输出驱动器。
[0049]图17为针对图16的输出缓冲器的控制讯号电路的一例。
[0050]图18为针对图16的输出缓冲器的可变延迟电路的一例，其响应图17的控制讯号电路。
[0051]图19为集成电路的一例的芯片图。
[0052]【符号说明】
[0053]120:PM0S 晶体管
[0054]140:NM0S 晶体管
[0055]160:输出缓冲器
[0056]180:电容
[0057]200:集成电路
[0058]220:第二晶体管
[0059]240:第一晶体管
[0060]260:输出缓冲器
[0061]261:输出缓冲器
[0062]262:输出缓冲器
[0063]280:电容
[0064]300:速度计量电路
[0065]310:延迟电路
[0066]402:延迟仿真电路
[0067]404:参考延迟电路
[0068]406:序列电路N
[0069]408:序列电路 N-1
[0070]410:序列电路I
[0071]510:延迟仿真电路
[0072]522:第二缩小电路
[0073]524:第一缩小电路
[0074]526:缩小电路
[0075]528:电容<