数字数据处理方法及数字数据传输系统与流程

本发明是关于一种数据传输系统以及数据传输方法；特别是一种数字数据传输系统以及数字数据传输方法。

背景技术：
在目前串行列接(SerialLink)传输技术中，输出端在输出一位元组(Byte)前须对其编码，以产生一待解码位元组。解码端则是在收到待解码位元组之后，根据输出端的编码演算法判断待解码位元组是包含数据或是指令。在进行编码时，现有编码技术通常是将该些八位元的数字数据或数字指令转换为九位元或十位元的待解码位元组。上述待解码位元组多出来的位元供解码端判定数据的种类。上述根据将八位元的数字数据或数字指令转换为十位元待解码位元组的传输技术包含用于PCI-E的8b10b编码以及最小化传输差分信号(TransitionMinimizedDifferentialSignaling，TMDS)。上述用于PCI-E技术所产生的待解码位元组通常具有相同数目的0和1，因此可达成直流平衡(DCBalance)的信号传输要求。此外，用于PCI-E技术所产生的待解码位元组并不包含过长连续排列的0或1。另一方面，最小化传输差分信号技术所产生的待解码位元组则是具有最少的电压位准切换(DataTransition)，以避免信号在传输过程中产生过多的电磁干扰的影响。此外，根据将八位元的数字数据或数字指令转换为九位元待解码位元组的传输技术则已用于MIPI(MobileIndustryProcessorInterface)。相较于上述编码方法，MIPI技术所产生的待解码位元组具有较少的额外信息(Overhead)，因此具有较高的数据传输率。然而，上述现有编码技术所产生的待解码位元组皆未能对数据传输时所遭遇的路径损失(ChannelLoss)做出补偿。因此，待解码位元组在传输过程中仍会因位元信号相互干扰(又称符际干扰，InterSymbolIntereference)而失真，并造成接收端信号错误率上升。由此可见，如何在提升数据传输率的同时降低接收端信号错误率，是目前串行列接传输技术的重要课题。

技术实现要素：
本发明的目的是提供一种数字数据传输系统及数字数据处理方法，以简化数字数据及数字指令的编码和解码方式并由此简化编码模块及解码模块的结构。本发明的目的是提供一种数字数据传输系统及数字数据处理方法，以简化设定等化器的设定方式并由此减少数据传输的数据毁损。本发明的数字数据传输系统包含编码端处理器、储存模块、编码模块、解码端处理器、等化器及解码模块，其中储存模块包含复数字元组。编码模块是根据编码端处理器所输出的传输指令自位元组中选出其中之一。编码模块将侦测被选出位元组的第一位元并同时根据位元组的类别产生辨识位元。编码模块之后将辨识位元设置于位元组的第一位元之前以通过网络将待解码位元组传输至解码模块。解码模块所收到的待解码位元组包含相邻的第一位元及第二位元。解码端处理器将于解码模块测得待解码位元组的第一位元及第二位元相同后，根据待解码位元组的位元组设定等化器的设定参数。首先，编码模块将根据传输指令自指令位元组中选出起始位元组，并侦测起始位元组的第一位元以产生对应的辨识位元。上述对应起始位元组的辨识位元相同于起始位元组的第一位元。编码模块随后将辨识位元设置于起始位元组的第一位元之前以产生待解码位元组。随后，编码模块将根据传输指令自复数指示位元组中选出至少一个设定位元组，编码模块之后根据传输指令自复数指示位元组中选出至少一个设定位元组，编码模块随后将辨识位元设置于设定位元组的第一位元前以产生待解码位元组。接着，编码模块将根据传输指令自复数指示位元组中选出至少一个结束位元组，编码模块之后根据传输指令自复数指示位元组中选出至少一个结束位元组，编码模块随后将辨识位元设置于结束位元组的第一位元之前以产生待解码位元组。在编码模块输出包含的待解码位元组后，编码模块将自位元组中选出复数数据位元组。编码模块之后侦测数据位元组的第一位元并产生对应辨识位元，其中辨识位元相异于数据位元组的第一位元，编码模块随后将辨识位元设置于数据位元组的第一位元之前以产生待解码位元组。附图说明图1所示为本发明数字数据传输系统的示意图，传输包含起始位元组的待解码位元组；图2所示为本发明数字数据传输系统的示意图，传输包含设定位元组的待解码位元组；图3所示为本发明数字数据传输系统的示意图，传输包含结束位元组的待解码位元组；图4所示为本发明数字数据传输系统的示意图，传输包含数据位元组的待解码位元组；以及图5所示为本发明数字数据处理方法的流程图。主要元件符号说明100数字数据传输系统230编码模块200编码端300解码端210编码端处理器310解码端处理器220储存模块320解码模块330等化器D数据位元组400网络E待解码位元组A起始位元组E1第一位元序列B设定位元组E2第二位元序列C结束位元组I辨识位元具体实施方式本发明数字数据传输系统及其数字数据处理方法是用于串列接连(SerialLink)实体层缆线系统，但不限于此；在不同实施例中，本发明亦可用于其他需要在传输前设定数据接收端元件的传输系统。图1所示为本发明数字数据传输系统100的示意图，其中本实施例的数字数据传输系统100包含通过网络400连接的编码端200以及解码端300。如图1所示，编码端200包含编码端处理器210、储存模块220以及编码模块230。另一方面，解码端300则是包含解码端处理器310、解码模块320以及等化器330。在本实施例中，编码端200的编码模块230将对数字数据进行编码程序以将其转换成复数待解码位元组E，并随即通过网络400将待解码位元组E传输至解码端300。解码端300将在收到待解码位元组E后将其转换回最初的数字数据。此外，上述网络400包含有线网络(如电缆及光纤)及无线网络(如微波及卫星通讯)等用于传输数字数据的单一路径或多路径网络，但不限于此。当网络400包含长路径传输通道时，上述待解码位元组E在网络400到解码端300接收的过程中会受到符际干扰(InterSymbolInterference，ISI)的影响而造成接收信号错误率上升。因此，在进行数据传输前须对网络的通道响应进行评估并根据评估结果调整等化器330。如此一来，等化器330可根据设定补偿网络400的通道响应做补偿以降低传送错误率。在图1所示的实施例中，编码端处理器210将输出一传输指令至编码模块230，以通知编码模块230接收数字数据以及网络400的评估结果。此外，编码端处理器210将自储存模块220所包含的指令位元组中选出一个起始位元组A并将其传输至编码模块230，其中起始位元组A是用于通知解码端300准备设定等化器330。编码模块230将侦测起始位元组A的第一位元并产生一个相同于第一位元的辨识位元I。换言之，上述第一位元及辨识位元I将同时为0或同时为1。编码模块230之后将设置辨识位元I于起始位元组A的第一位元前以产生一待解码位元组E。编码模块230随后通过网络400将该待解码位元组E传输至解码端300的解码模块320。本实施中储存模块220所包含的位元组较佳皆为八位元的数字数据；因此，由辨识位元I及起始位元组A所组成的待解码位元组E为九位元的数字数据。解码模块320将在收到待解码位元组E后侦测其第一位元及第二位元。当测知待解码位元组E第一位元及第二位元相同时，解码模块320即依内部逻辑判断待解码位元组E为辨识位元I及起始位元组A的组合。此时，解码模块320将删除辨识位元I以还原起始位元组A。此外，解码端处理器310将在解码模块320还原起始位元组A后，通过起始位元组A得知编码端200即将送出包含设定等化器330的数据。图2所示为本发明另一实施例示意图。在输出包含起始位元组A使解码端300得知即将收到包含设定等化器330的数据后，编码端处理器210将自储存模块220所包含的位元组中选出至少一设定位元组B并将其传输至编码模块230，其中设定位元组B则是用于告知解码端300设定等化器330的参数。同样地，编码模块230将侦测设定位元组B的第一位元并产生对应的辨识位元I，其中辨识位元I是相同于设定位元组B的第一位元。编码模块230之后将设置辨识位元I于设定位元组B的第一位元前以产生另一待解码位元组E并随后通过网络400将该待解码位元组E传输至解码端300的解码模块320。解码模块320将在收到待解码位元组E后侦测第一位元及第二位元。由于之前已收到起始位元组A，因此当测知待解码位元组E第一位元及第二位元相同时，解码模块320即依内部逻辑设定判断待解码位元组E包含用以设定等化器330的设定位元组B。随后，解码端处理器310将根据设定位元组B所对应的补偿设定调整等化器330，以对通道响应做补偿并进而降低传送错误率。在上述的实施例中，解码端处理器310仅需取得单一设定位元组B即可设定等化器330。然而，在不同实施例中，编码端200亦可根据复数设定位元组B产生复数待解码位元组E。因此，在确认收到所有设定位元组B前，解码端处理器310亦可选择性暂存还原的设定位元组B，以在收到所有设定数据之后开始设定等化器330，但不限于此。其他实施例的解码端处理器310亦可在取得第一个设定位元组B后马上开始设定等化器330。图3所示为本发明另一实施例示意图。在输出所有设定等化器330的设定位元组B后，编码端处理器210将进一步自储存模块220所包含的指令位元组中选出至少一结束位元组C，其中结束位元组C则是告知解码端200用于设定等化器210的设定位元组B已传输完成，已可准备接收数据。同样地，编码模块230将侦测结束位元组C的第一位元并产生对应的辨识位元I，其中辨识位元I是相同于结束位元组C的第一位元。编码模块230之后将设置辨识位元I于结束位元组C的第一位元前以产生另一待解码位元组E并随后通过网络400将该待解码位元组E传输至解码端300的解码模块320。在图3所示的实施例中，解码模块320将在收到待解码位元组E后确认其第一位元和第二位元是否相等。在确认第一位元和第二位元相等后还原结束位元组C。此外，解码端处理器310将在取得结束位元组C后，即可确认随后收到的待解码位元组E将包含着数据位元组D(DataByte)。在图1-3所示的实施例中，在完成等化器330设定之前，为了避免符际干扰，编码端200所输出的待解码位元组E仅包含两个包含相异位元的第一位元序列E1及第二位元序列E2，但不限于此。如此一来，当第一位元序列E1由0组成时，第二位元序列E2将完全由1所组成；反之亦然。此外，在图1-3所示的实施例中，解码模块320将于确认待解码位元组E的第一位元和第二位元相等后，删除第一位元以还原指令位元组(起始位元组A、设定位元组B、结束位元组C)，以供解码端处理器310根据指令位元组设定等化器330，但不限于此。在不同实施例中，解码端处理器310可在解码模块320确认待解码位元组E的第一位元和第二位元相等后，直接待解码位元组E的位元排列设定等化器330。图4所示为本发明数字数据传输系统100的示意图。在本实施例中，解码端300于收到包含结束位元组C的待解码位元组E前，完成设定解码端300的等化器330。随后，编码端处理器210将根据需要传输的数据自储存模块220所包含的指令位元组中选出复数数据位元组D。编码模块230接着将侦测数据位元组D的第一位元及第二位元并产生辨识位元I。然而，与前述实施例有所不同的是，在此产生的辨识位元I相异于数据位元组D的第一位元。此外，编码模块230之后将设置辨识位元I于数据位元组D的第一位元以输出待解码位元组E至解码端300；亦因此，上述该解码位元组的第一位元及第二位元相异。另一方面，解码模块320将在收到待解码位元组E对其进行解码处理，其中解码模块320将于确认第一位元及第二位元相异后，删除第一位元以还原数据位元组D。此外，解码模块320将于取得数据位元组D后将其传输至解码端处理器310，以对数据位元组D作进一步的数据处理。综上所述，本发明的编码端200是根据位元组的种类来调整待解码位元组E第一位元及第二位元之间的波形。当编码端200对设定等化器330相关数据(如起始位元组A、设定位元组B及结束位元组C)进行编码时，随后产生的待解码位元组E的第一位元及第二位元间将不会带有边缘(Edge)。上述编码方法可确保设定等化器330相关数据不会再等化器330设定完成前，受到符际干扰等现象影响而失真。此外，当编码端200是根据数据位元组D产生待解码位元组E时，随后产生的待解码位元组E的第一位元及第二位元间将有着明显的边缘(Edge)。上述边缘为解码模块320在处理待解码位元组E时，用于区别数据位元组D及设定等化器330相关数据的根据。此外，由于等化器330已完成设定，因此上述辨识用的边缘(Edge)将不会被符际干扰等现象影响而消失。换言之，待编码位元组所包含数据位元组D将不会因失真，而被误认为设定等化器330相关数据(如起始位元组A以及设定位元组B)。在图1-4所示的实施例中，包含数据位元组D的待解码位元组E的第一位元及第二位元间将有着明显的边缘(Edge)。另一方面，包含指令位元组(起始位元组A、设定位元组B及结束位元组C)的待解码位元组E的第一位元及第二位元间不具边缘，但不限于此。在本发明的不同实施例中，包含指令位元组的待解码位元组E的第一位元及第二位元间可包含边缘，而包含指令位元组的待解码位元组E的第一位元及第二位元间则是不包含边缘。图5所示为本发明的数字数据处理方法。如图5所示，数字数据处理方法包含步骤S800，自复数字元组合中选出复数指令位元组。在本实施例中，指令位元组是用于设定解收一侧解码端的等化器，以对网络的响应作补偿而降低传送错误率。此外，指令位元组包含代表不同意义的起始位元组、设定位元组以及结束位元组。起始位元组是用于通知解码端准备设定等化器。设定位元组则是用于告知解码端设定等化器的参数。结束位元组则是告知解码端等化器的设定指令已传输完成，已可准备接收数据位元组。本发明数字数据处理方法包含S810，根据指令位元组产生复数待解码位元组。首先，编码端的编码端处理器将侦测起始位元组的第一位元并产生对应的辨识位元，其中辨识位元是相同于起始位元组的第一位元。如此一来，上述第一位元及辨识位元将同时为0或同时为1。编码模块之后将设置辨识位元于起始位元组的第一位元前，以产生待解码位元组并随后通过网络将该待解码位元组传输至解码端的解码模块。此外，本实施中储存模块所包含的位元组皆为八位元的数字数据，因此后续根据辨识位元产生的待解码位元组为九位元的数字数据。本发明数字数据处理方法随后将进行S820，还原该指令位元组并根据指令位元组设定等化器的参数。在本实施例中，解码模块将在收到待解码位元组后侦测其第一位元及第二位元。当测知待解码位元组第一位元及第二位元相同时，解码模块将删除辨识位元以还原起始位元组。此外，解码端处理器310将在解码模块还原起始位元组后，得知编码端将接着送出包含设定等化器的指示数据。换言之，解码端是通过输出起始位元组来指示解码端准备根据后续的指示来设定等化器。在送出包含起始位元组的待解码位元组后，本发明数字数据处理方法将重新实行步骤S800-S810以输出包含设定位元组的待解码位元组至解码端。数字数据处理方法将进行步骤S820，以指示解码端根据收到的待解码位元组还原设定位元组。随后，数字数据处理方法将根据设定位元组设定等化器，以对通道响应做补偿并进而降低传送错误率。在等化器设定完成后，本发明数字数据处理方法将重新实行步骤S800-S810以输出包含结束位元组的待解码位元组至解码端。由此，本发明数字数据处理方法可通知解码端随后收到的待解码位元组将包含着数据位元组(DataByte)。本发明数字数据处理方法是通过设定等化器，来指示解码端对通道响应做补偿并进而降低传送错误率。随后，数字数据处理方法将进行S900，自复数字元组合中选出复数数据位元组。编码端处理器将根据需要传输的数据从储存模块所包含的众多指令位元组中选出复数数据位元组。随后，本发明数字数据处理方法将进行步骤S910，根据数据位元组产生复数待解码位元组。在本步骤中，编码模块将侦测数据位元组的第一位元及第二位元并产生辨识位元。然而，与前述实施例有所不同的是，在此产生的辨识位元是相异于数据位元组的第一位元。此外，编码模块之后将设置辨识位元于数据位元组的第一位元以输出待解码位元组至解码端；亦因此，上述该解码位元组的第一位元及第二位元相异。在送出包含结束位元组的待解码位元组后，编码端处理器将根据需要传输的数据自储存模块所包含的指令位元组中选出复数数据位元组。随后，编码模块将侦测数据位元组的第一位元及第二位元并产生辨识位元。然而，与前述实施例有所不同的是，在此产生的辨识位元相异于数据位元组的第一位元。此外，编码模块之后将设置辨识位元于数据位元组的第一位元以输出待解码位元组至解码端；亦因此，上述该解码位元组的第一位元及第二位元相异。本发明数字数据处理方法将于解码端进行步骤S920，还原数据位元组。在本步骤中，数字数据处理方法将在收到待解码位元组对其进行解码处理并将于确认第一位元及第二位元相异后，删除第一位元以还原数据位元组。此外，数字数据处理方法将于取得数据位元组后将其传输至解码端处理器，以供该元件对数据位元组作进一步的数据处理。在图5所示的实施例中，用于设定等化器的指令位元组(如起始位元组以及设定位元组)和数据位元组皆是八位元的数字数据。因此，由辨识位元及上述位元组所组成的待解码位元组为九位元的数字数据。由此可见，本发明数字数据处理方法所产生的待解码位元组包含较少的额外信息(Overhead)，因此具有较高的数据传输率。本实施例用于设定等化器的指令位元组是由两个复数连续且相同的位元所组成的位元序列所组成。此外，编码端所输出的待解码位元组仅包含两个包含相异位元的第一位元序列及第二位元序列。由此，待解码位元可避免符际干扰并降低数据传输错误率。虽然前述的描述及图示已揭示本发明的较佳实施例，必须了解到各种增添、许多修改和取代可能使用于本发明较佳实施例，而不会脱离如所附申请专利范围所界定的本发明原理的精神及范围。本领域技术人员将可体会本发明可能使用于很多形式、结构、布置、比例、材料、元件和组件的修改。因此，本文于此所揭示的实施例于所有观点，应被视为用以说明本发明，而非用以限制本发明。本发明的范围应由后附申请专利范围所界定，并涵盖其合法均等物，并不限于先前的描述。