像素单元读出装置及方法、像素阵列读出装置及方法与流程

本发明涉及半导体技术领域，特别是涉及像素单元读出装置及方法、像素阵列读出装置及方法。

背景技术：
图像传感器能够捕捉图像信号，并将其转换为电信号，在终端设备上进行显示。目前图像传感器芯片已经在消费类电子、军工、医疗成像和航空航天等领域得到了广泛的应用。传统的图像传感器分为电荷耦合器件（Charge-CoupledDevice，CCD）和互补金属氧化物半导体（ComplementaryMetal-Oxide-Semiconductor，CMOS）两大类型。其中CMOS图像传感器能与现有的超大规模集成电路工艺相兼容，且功耗低，集成度高，易于功能扩展，因此成为一种比较主流的技术。公开号为CN101707202A的中国专利披露了一种半浮栅晶体管（Semi-Floating-GateTransistor，SFGT），它是一种新型的半导体器件，能够用作感光元件，基本结构如图1所示。所述半浮栅晶体管包括：形成在两浅沟槽隔离STI501之间的半导体衬底500中的漏区514、源区511、位于漏区514和源区511中间的沟道512、源区514一侧的浅沟槽隔离STI501与沟道512之间的的阱区503，以及位于阱区503中的反掺杂区502。所述阱区503的掺杂类型与漏区514相同，所述反掺杂区502的掺杂类型与阱区503相反。所述沟道512和所述阱区503、反掺杂区502靠近所述沟道512一侧的上方形成有第一层绝缘膜506，所述第一层绝缘膜506上形成有浮栅区505。其中浮栅区505的掺杂类型与漏区514相反，且通过第一层绝缘膜506中的窗口504与所述反掺杂区502相接触。所述浮栅区505上还覆盖有第二层绝缘膜509，所述第二层绝缘膜509上形成有控制栅极507。其中，所述阱区503和反掺杂区502构成感光二极管，能够在反偏时接受光照，产生光生电流，对浮栅区505进行充电，改变浮栅区505的电势，导致晶体管的阈值电压变化。半浮栅晶体管用作感光元件时，首先对反掺杂区502和半浮栅区505组成的光电二极管施加正偏电压，进行复位操作，清空半浮栅区505上的电荷；随后对光电二极管施加反偏电压，使其进入曝光状态，光生电荷被收集到半浮栅区505，其电压升高，因此整个半浮栅晶体管器件的阈值电压Vth下降，光照强度越大，半浮栅区电压上升越多，阈值电压Vth下降的程度也越大；在读出阶段，对控制栅电极507和漏端电极513分别施加一定的正电压，则会有电流经漏极514流向源极511。通过读取源电极510的电流值的大小，反映出光照的强弱，从而达到感光的功能。如图2所示为图1所示的半浮栅晶体管作为感光器件的等效电路。如图2中所示，半浮栅晶体管作为感光器件，由一个包含了浮栅区403的MOSFET402和一个感光二极管404所组成。如图3所示为传统的基于CMOS器件的像素结构。与传统的基于CMOS器件的像素结构（3个晶体管加一个感光二极管）相比，基于半浮栅晶体管的像素仅需要一个晶体管就可以完成复位、曝光和读出的操作，因此大大提高了像素的填充因子（感光区域面积与像素总面积之比），增加了图像传感器的灵敏度和分辨率。另外，基于半浮栅晶体管元件的像素阵列PIXELARRAY如图4所示，包括若干行若干列，图中仅示出第j列，第j+列，第i行和第i+1行，其它列或者行按图示规律排列。其中，每一列像素或者每一行像素至少包括一个像素单元PIXEL，每个像素单元PIXEL由一个半浮栅晶体管元件组成，同一行的所有像素单元PIXEL中的半浮栅晶体管的控制栅电压输入端VG相连，同一行的所有漏极电压VD全都相连，所述控制栅电压输入端VG和漏极电压VD作为像素阵列PIXELARRAY的输入电压信号；同一列的所有像素单元PIXEL的源极全都互相连接，作为像素阵列PIXELARRAY的输出电流信号。而目前，如图4所示的基于半浮栅晶体管元件做感光元件的像素阵列PIXELARRAY的成像精度和成像效果不够好，需要发展相关技术提高用半浮栅晶体管元件做感光元件的像素阵列PIXELARRAY的成像质量。

技术实现要素：
鉴于以上所述现有技术的缺点，本发明的目的在于提供一像素单元读出装置及方法和像素阵列读出装置及方法，用于解决现有技术中基于半浮栅晶体管做感光元件的像素阵列的成像质量需要提高的问题。为实现上述目的及其他相关目的，本发明提供一像素单元读出方法，其中，每个像素单元包括一半浮栅晶体管，所述半浮栅晶体管的漏极和半浮栅之间包括一光电二极管，且所述半浮栅晶体管的源极接地；所述像素单元读出方法包括：复位步骤：将所述光电二极管正偏，以清空所述半浮栅中的电荷；第一读取步骤：将进行复位步骤后的所述半浮栅晶体管的漏极和控制栅相连，并读取第一阈值电压；曝光步骤：将所述光电二极管反偏，以进入曝光状态；第二读取步骤：将进行曝光操作后的所述半浮栅晶体管的漏极和控制栅相连，并读取第二阈值电压；输出步骤：将所述第一阈值电压和所述第二阈值电压的差值输出，得到阈值电压信号。另外，本发明的技术方案还提供了一像素阵列读出方法，所述像素阵列包括若干像素单元，每个像素单元包括一半浮栅晶体管，所述半浮栅晶体管的漏极和半浮栅之间包括一光电二极管；所述像素阵列读出方法包括：选通步骤：选通所述像素阵列其中一行像素单元；像素单元读出步骤：对选通的所述像素单元进行如上所述的像素单元读出方法。相应的，本发明的技术方案还提供了一像素单元读出装置，每个像素单元包括一半浮栅晶体管，所述半浮栅晶体管的漏极和半浮栅之间包括一光电二极管，所述半浮栅晶体管的源极接地；所述像素单元读出装置至少包括：像素单元的信号输入输出模块、时序生成模块和相关双采样电路模块；所述时序生成模块通过所述信号输入输出模块与所述半浮栅晶体管的漏极和控制栅相连，所述半浮栅晶体管的控制栅通过所述信号输入输出模块与所述相关双采样电路模块的输入端相连；所述时序生成模块适于通过所述信号输入输出模块分别提供漏极信号和控制栅信号给所述半浮栅晶体管的漏极、控制栅，使得所述光电二极管正偏、反偏，或在所述光电二极管正偏后，通过所述信号输入输出模块提供读取信号将所述半浮栅晶体管的漏极和控制栅相连，同时使得所述相关双采样电路模块读取第一阈值电压，或在所述光电二极管反偏后，提供读取信号将所述半浮栅晶体管的漏极和控制栅相连，同时所述相关双采样电路模块读取第二阈值电压；所述相关双采样电路模块还适于将所述第一阈值电压和所述第二阈值电压的差值输出，以得到阈值电压信号。优选的，所述信号输入输出模块包括第一晶体管和第二晶体管，所述第一晶体管的第一电极与所述半浮栅晶体管的漏极相连，作为所述像素单元的漏极电压输入端；所述第一晶体管的第二电极与所述第二晶体管的第一电极相连，并连接至半浮栅晶体管的控制栅，作为所述像素单元的控制栅电压输入端；所述第一晶体管的栅极与第二晶体管的栅极相连，作为所述像素单元的读取电压输入端；所述第二晶体管的第二电极作为所述像素单元的阈值电压输出端。优选的，所述像素单元的阈值电压输出端与所述相关双采样电路模块的输入端相连。优选的，所述第一晶体管和第二晶体管均为NMOS晶体管或均为PMOS晶体管。优选的，所述时序生成模块与所述信号输入输出模块之间还连接有第一开关单元、第二开关单元和反相单元，所述第一开关单元适于导通所述时序生成模块与所述半浮栅晶体管的漏极，所述第二开关单元适于导通所述时序生成模块与所述半浮栅晶体管的控制栅，所述反相单元适于在所述时序生成模块提供读取信号时，使所述第一开关单元和第二开关单元截止。优选的，所述第一开关单元和第二开关单元均为NMOS晶体管或均为PMOS晶体管。优选的，所述像素单元读出装置还包括模数转换模块，所述相关双采样电路模块的输出端与所述模数转换模块的输入端相连。优选的，所述像素单元读出装置还包括放大器模块，所述放大器模块连接在所述相关双采样电路模块的输出端与所述模数转换模块的输入端之间。相应的，本发明的技术方案还提供了一种像素阵列读出装置，所述像素阵列至少包括两行两列像素单元，每个像素单元包括一半浮栅晶体管，所述半浮栅晶体管的漏极和控制栅之间包括一光电二极管，且所述半浮栅晶体管的源极接地；所述像素阵列读出装置至少包括：时序生成模块、相关双采样电路模块、若干像素单元的信号输入输出模块；所述像素单元与所述信号输入输出模块一一对应相连，每行的像素单元中的漏极互相连接，每行的像素单元的控制栅互相连接；所述时序生成模块通过所述信号输入输出模块与每行所述像素单元中所述半浮栅晶体管的漏极和控制栅相连，每列所述像素单元中的所述半浮栅晶体管的控制栅通过对应的所述信号输入输出模块连接至总线，并与所述相关双采样电路模块的输入端相连；所述时序生成模块适于通过所述信号输入输出模块分别提供漏极信号和控制栅信号给所述半浮栅晶体管的漏极、控制栅，使得所述光电二极管正偏、反偏，或在所述光电二极管正偏后，通过所述信号输入输出模块提供读取信号将所述半浮栅晶体管的漏极和控制栅相连，同时使得所述相关双采样电路模块读取第一阈值电压，或在所述光电二极管反偏后，提供读取信号将所述半浮栅晶体管的漏极和控制栅相连，同时所述相关双采样电路模块读取第二阈值电压；所述相关双采样电路模块还适于将所述第一阈值电压和所述第二阈值电压的差值输出，以得到阈值电压信号。优选的，所述时序生成模块与每一行所述像素单元的信号输入输出模块之间，均连接有第一开关单元、第二开关单元和反相单元，所述第一开关单元适于导通所述时序生成模块与该行所述像素单元中半浮栅晶体管的漏极，所述第二开关单元适于导通所述时序生成模块与该行所述像素单元中半浮栅晶体管的控制栅，所述反相单元适于在所述时序生成模块提供读取信号时，使对应的所述第一开关单元和第二开关单元截止。如上所述，本发明的像素单元读出装置及方法、像素阵列读出装置及方法，具有以下有益效果：所述像素单元读出装置和像素阵列读出装置中在像素单元内应用的第一晶体管和第二晶体管均为开关晶体管，其尺寸可以选用最小尺寸的晶体管，因此也最大程度保留了像素的高填充因子的优点；而其中的应用到的所有模块（时序生成模块、相关双采样电路、模数转换器等）皆为本行业中所普遍使用，因此有较高的可靠度。所述像素单元读出方法和像素阵列读出方法输出量为两次阈值电压采样的差值，最终得到的阈值电压与半浮栅晶体管本身的阈值电压无关，因此不受制造工艺偏差的影响，消除了成像过程中的固定模式噪声（FPN）的问题，从而提高了成像的质量。附图说明图1显示为现有技术中半浮栅晶体管的结构示意图。图2显示为现有技术中半浮栅晶体管作为感光器件的等效电路示意图。图3显示为现有技术中基于CMOS器件的像素结构示意图。图4显示为本发明实施例一中提供的基于半浮栅晶体管的像素阵列的结构示意图。图5显示为本发明实施例一中提供的像素单元读出装置的结构示意图。图6显示为本发明实施例一中提供的像素单元读出方法的示意图。图7显示为本发明实施例一中提供的像素单元读出方法的工作时序的示意图。图8至图11显示为本发明实施例一中提供的像素单元读出方法中所述像素单元读出装置等效图。图12显示为本发明实施例二中提供的像素阵列读出装置的结构示意图。图13显示为本发明实施例二中提供的像素阵列读出方法的示意图。图14所示为本发明实施例二中提供的像素阵列读出方法的时序图。元件标号说明100像素单元200信号输入输出模块300时序生成模块400相关双采样模块500模数转换模块M1第一晶体管M2第二晶体管VD漏极电压输入端VG控制栅电压输入端read读取电压输入端VT阈值电压输出端M3第一开关单元M4第二开关单元vd漏极信号vg控制栅信号S0～S5步骤具体实施方式发明人发现，如图4所示的像素阵列的输出信号为电流，这样会对成像质量有影响，主要表现在两个方面：首先，电流信号作为像素的输出信号，相比电压信号来说更难处理。电流信号读出可能需要预先转换为电压信号，再进行量化，转换的过程增加了电路的面积和功耗，且额外引入了噪声；而若直接通过电流模式的模数转换器（ADC）进行量化，则对ADC的精度要求很高，且电流模式的ADC功耗非常大，而且电流输出节点的电压变化也会反过来影响到电流本身的大小，从而恶化了精度。其次，电流信号输出中包含了很大的固定模式噪声（FPN）的成分。具体的，如图3中像素阵列的读取电流表达式（取第i行，第j列的像素）为：I(j)=K[VG(i)-VS(j)-Vth(i,j)]2（1）其中K为常数，VG（i）为该行的控制栅电压，VS（j）为该列输出节点电压，Vth（i，j）为该像素的阈值电压。由于集成电路工艺的难以做到完全均匀，各晶体管之间普遍存在阈值电压非均一性现象，即每个像素中半浮栅晶体管的Vth都有所不同。据试验测试，不同像素中半浮栅晶体管的Vth的偏差可达20%至30%，且Vth（i，j）这一项出现在(1)式的平方项中，因此阈值电压非均一性对于读出电流也会产生十分显著的影响，这种现象称为固定模式噪声（FPN），即即使各个像素处于相同光照强度下，各个像素读出电流也会呈现出极大的差异，从而影响了成像的质量。针对这样的问题及其原因，本发明的技术方案提供了一种像素单元读出装置及方法和像素阵列读出装置及方法。以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。请参阅图5至图11。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。本实施例提供了一种像素单元读出方法，每个像素单元包括一半浮栅晶体管，所述半浮栅晶体管的漏极和半浮栅之间包括一光电二极管，所述半浮栅晶体管还包括控制栅，所述控制栅适于被施加电压，所述半浮栅适于与所述光电二极管导通；具体的，所述像素单元读出方法包括：复位步骤：将所述光电二极管正偏，以清空所述半浮栅中的电荷；第一读取步骤：将进行复位步骤后的所述半浮栅晶体管的漏极和控制栅相连，并读取第一阈值电压；曝光步骤：将所述光电二极管反偏，以进入曝光状态；第二读取步骤：将进行曝光操作后的所述半浮栅晶体管的漏极和控制栅相连，并读取第二阈值电压；输出步骤：将所述第一阈值电压和所述第二阈值电压的差值输出，得到阈值电压信号。另外，优选的，还包括：将所述半浮栅晶体管的源极接地。上述读出方法中输出阈值电压信号为半浮栅晶体管在曝光前后阈值电压的变化量，与半浮栅晶体管本身的阈值电压无关，不受制造工艺偏差的影响，消除了成像过程中的固定模式噪声（FPN）的问题，从而提高了成像的质量。相应的，本实施例提供了一种像素单元读出装置，包括：所述半浮栅晶体管的源极接地；所述像素单元读出装置至少包括：像素单元的信号输入输出模块、时序生成模块和相关双采样电路模块；所述时序生成模块通过所述信号输入输出模块与所述半浮栅晶体管的漏极和栅极相连，所述半浮栅晶体管的控制栅通过所述信号输入输出模块与所述相关双采样电路模块的输入端相连；所述时序生成模块适于通过所述信号输入输出模块分别提供漏极信号和控制栅信号给所述半浮栅晶体管的漏极、控制栅，使得所述光电二极管正偏、反偏，或在所述光电二极管正偏后，通过所述信号输入输出模块提供读取信号将所述半浮栅晶体管的漏极和控制栅相连，同时使得所述相关双采样电路模块读取第一阈值电压，或在所述光电二极管反偏后，提供读取信号将所述半浮栅晶体管的漏极和控制栅相连，同时所述相关双采样电路模块读取第二阈值电压；所述相关双采样电路模块还适于将所述第一阈值电压和所述第二阈值电压的差值输出，以得到图像信号。上述读出装置中，所述像素单元的信号输入输出模块中即便采用最小尺寸开关晶体管也不影响性能，因而能最大程度的保留像素单元的高填充因子的优点；而时序生成模块和相关双采样电路模块等，皆可采用本行业中所普遍使用的技术成熟的集成电路模块，可靠度较高。实施例一本实施例提供一种像素单元读出装置及其读出方法。具体的，如图5所示为本实施例提供的像素单元读出装置的结构示意图，其中每个像素单元读出装置连接一像素单元100，每个像素单元100包括一半浮栅晶体管，所述半浮栅晶体管的漏极和半浮栅之间有光电二极管，所述半浮栅晶体管还包括控制栅，所述控制栅适于被施加电压，所述半浮栅适于与所述光电二极管导通；所述半浮栅晶体管的源极接地。所述像素单元读出装置包括：像素单元的信号输入输出模块200、时序生成模块300、CDS（相关双采样电路）模块400和ADC（数模转换器）模块500。所述时序生成模块300通过所述信号输入输出模块200与所述半浮栅晶体管的漏极和控制栅相连，所述半浮栅晶体管的控制栅通过所述信号输入输出模块200与所述相关双采样电路模块400的输入端相连。所述相关双采样电路模块400的输出端与所述模数转换模块500的输入端相连。在本实施例中，所述信号输入输出模块500还包括第一晶体管M1和第二晶体管M2，所述第一晶体管M1的第一电极与所述半浮栅晶体管的漏极相连，作为所述像素单元的漏极电压输入端VD；所述第一晶体管M1的第二电极与所述第二晶体管M2的第一电极相连，并连接至所述半浮栅晶体管的控制栅，作为所述像素单元的控制栅电压输入端VG；所述第一晶体管M1的栅极与第二晶体管M2的栅极相连，作为所述像素单元的读取电压输入端read；所述第二晶体管M2的第二电极作为所述像素单元100的阈值电压输出端VT。所述像素单元100的阈值电压输出端VT与所述相关双采样电路模块400的输入端相连。在本实施例中，所述第一晶体管M1和第二晶体管M2均为NMOS晶体管，第一电极为漏极，第二电极为源极；在其它实施方式中，所述第一晶体管M1和第二晶体管M2也可以均为PMOS晶体管，第一电极为源极，第二电极为漏极。在本实施例中，所述时序生成模块300与所述信号输入输出模块200之间还连接有第一开关单元M3、第二开关单元M4和反相单元。所述时序生成模块300包括漏极信号端、控制栅信号端和读取信号端。所述时序生成模块300的漏极信号端通过第一开关单元M3与所述信号输入输出模块500的漏极电压输入端VD相连，控制栅信号端通过第二开关单元M4与所述信号输入输出模块500的栅极电压输入端VG，读取信号端通过反相器与所述信号输入输出模块500中像素单元的读取电压输入端read相连，并且所述读取信号端还与所述第一开关单元M3和所述第二开关单元M4的栅极相连。所述第一开关单元M3适于导通所述时序生成模块与所述半浮栅晶体管的漏极，所述第二开关单元M4适于导通所述时序生成模块300与所述半浮栅晶体管的控制栅，所述反相单元适于在所述时序生成模块300提供读取信号时，使所述第一开关单元M3和第二开关单元M4截止。在本实施例中，所述第一开关单元M3和第二开关单元M4均为NMOS晶体管，在其它实施方式中，所述第一开关单元M3和第二开关单元M4也可以均为PMOS晶体管或者其它开关晶体管。所述时序生成模块300适于在通过所述信号输入输出模块200分别提供漏极信号vd和控制栅信号vg给所述半浮栅晶体管的漏极、控制栅，使得所述光电二极管正偏、反偏，或在所述光电二极管正偏后，通过所述信号输入输出模块提供读取信号将所述半浮栅晶体管的漏极和控制栅相连，同时使得所述相关双采样电路模块400读取第一阈值电压，或在所述光电二极管反偏后，提供读取信号wr将所述半浮栅晶体管的漏极和控制栅相连，同时所述相关双采样电路模块400读取第二阈值电压。所述相关双采样电路模块400还适于将所述第一阈值电压和所述第二阈值电压的差值输出，以得到图像信号△Vout。所述模数转换模块500将相关双采样电路模块400输出的图像信号△Vout转化为数字信号输出Dout。在本实施例中，所述像素单元读出电路还包括放大器模块（未图示），所述放大器模块连接在所述相关双采样电路模块400的输出端与所述模数转换模块500的输入端之间。如图6所示，为本实施例提供的像素单元读出方法的示意图，利用上述像素单元读出装置进行。如图7所示，为本实施例提供的像素单元读出方法中，所述像素单元读出装置的工作时序。以下结合图5至图7，参考图8至图11，详细介绍本实施例提供的像素单元读出方法：其中，所述时序生成模块通过第一开关单元M3提供漏极信号vd至所述像素单元的漏极电压输入端VD（半浮栅晶体管的漏极），通过第二开关单元M4提供控制栅信号vg至所述像素单元的栅极电压输入端VG（半浮栅晶体管的控制栅），所述读取信号wr还通过反相器连接至所述像素单元的读取电压输入端read（半浮栅晶体管的源极），所述读取信号wr还连接至所述第一开关单元M3和第二开关单元M4的栅极，所述第二晶体管M2的源极作为所述像素单元100的阈值电压输出端VT。首先，执行复位步骤S1：将所述光电二极管正偏，以清空所述半浮栅晶体管的半浮栅中的电荷；如图7中从T0时刻开始，对所述像素单元进行复位操作，时序产生模块产生控制电压：使得漏极信号vd为低电平，控制栅信号vg为高电平，读取信号wr为高电平，使得第一开关单元M3和第二开关单元M4导通。读取信号wr经过反相器后使得读取电压输入端read为低电平。参考图5中的电路，读取电压输入端read为低电平会关断第一晶体管M1和第二晶体管M2，将半浮栅晶体管的控制栅和漏极隔离，并将半浮栅晶体管的控制栅与相关双采样电路模块400隔离，防止此时控制栅电压输入端VG被错误地连接到相关双采样电路模块400上。此时的像素电路可以等效为如图8所示，其中，半浮栅晶体管中控制栅电压为控制栅信号vg，即为高电平Vhigh，漏极电压为漏极信号vd，即为低电平Vlow，源极接地，即半浮栅晶体管的半浮栅和漏极之间的光电二极管处于正偏状态，半浮栅晶体管的半浮栅上的电荷被清空，半浮栅晶体管被复位，此时整个半浮栅晶体管拥有最大的阈值电压Vth0。接下来，执行第一读取步骤S2：将进行复位步骤后的所述半浮栅晶体管的漏极和控制栅相连，并读取第一阈值电压；如图7中从T1时刻开始，对复位后的像素单元进行像素阈值电压读出。此时时序产生模块产生以下控制电压：读取信号wr为低电平，使得第一开关晶体管M3和第二开关晶体管M4关断，漏极信号vd和控制栅信号vg与半浮栅晶体管隔离。即漏极信号vd和控制栅信号vg为任何值都不对像素阵列产生影响。读取信号wr经过反相器后使得读取电压输入端read为高电平。参考图5中的电路，读取电压输入端read为高电平会使第一晶体管M1和第二晶体管M2导通，将半浮栅晶体管的控制栅和漏极相连，并将半浮栅晶体管的控制栅与相关双采样电路模块400的输入端相连。此时该行的像素电路可以等效为如图9所示，其中，半浮栅晶体管的控制栅和漏极相连接，源极接地。即半浮栅晶体管控制栅电压最终会下降至半浮栅晶体管此时的阈值电压Vth,rst=Vth0，并不再下降，该电压传输到相关双采样电路模块400，并被相关双采样电路模块400采样得到第一阈值电压Vth,rst。接下来，执行曝光步骤S3：将所述光电二极管反偏，以进入曝光状态；如图7中从T2时刻开始，对像素单元进行曝光操作，时序产生模块产生以下控制电压：漏极信号vd为高电平，控制栅信号vg为低电平，读取信号wr为高电平，使得第一开关单元M3和第二开关单元M4导通。读取信号wr经过反相器A1后使得读取电压输入端read为低电平。参考图5中的电路，读取电压输入端read为低电平会关断第一晶体管M1和第二晶体管M2，将半浮栅晶体管的控制栅和漏极隔离，并将半浮栅晶体管的控制栅与相关双采样电路模块400隔离，防止此时控制栅电压输入端VG被错误地连接到相关双采样电路模块400上。此时的像素电路可以等效为如图10所示，其中，半浮栅晶体管中控制栅电压为控制栅信号vg，即为低电平Vlow，漏极电压为漏极信号vd，即为高电平Vhigh，源极接地，即半浮栅晶体管的半浮栅和漏极之间的光电二极管处于反偏状态，半浮栅晶体管的半浮栅上不断积累电荷，其电压上升，半浮栅晶体管的阈值电压不断降低，且光越强，半浮栅上电荷积累越多，整个半浮栅晶体管的阈值电压下降越多。整个曝光过程中，半浮栅晶体管的阈值电压下降了Vth，此时半浮栅晶体管的阈值电压Vth,exp为Vth0-Vth。接下来，执行第二读取步骤S4：将进行曝光操作后的所述半浮栅晶体管的漏极和控制栅相连，并读取第二阈值电压；如图7中从T3时刻开始，对曝光后的像素单元进行像素阈值电压Vth,exp进行读出。此时时序产生模块产生以下控制电压：读取信号wr为低电平，使得第一开关晶体管M3和第二开关晶体管M4关断，漏极信号vd和控制栅信号vg与半浮栅晶体管隔离。即漏极信号vd和控制栅信号vg为任何值都不对像素阵列产生影响。读取信号wr经过反相器A1后使得读取电压输入端read为高电平。参考图5中的电路，读取电压输入端read为高电平会使第一晶体管M1和第二晶体管M2导通，将半浮栅晶体管的栅极和漏极相连，并将半浮栅晶体管的栅极与相关双采样电路模块400的输入端相连。此时该行的像素电路可以等效为如图11所示，其中，半浮栅晶体管的控制栅和漏极相连接，源极接地。即半浮栅晶体管栅极电压最终会下降至半浮栅晶体管此时的阈值电压Vth,exp=Vth0-Vth，并不再下降，该电压传输到相关双采样电路模块400，并被相关双采样电路模块400采样得到第一阈值电压Vth,exp。接下来，执行输出步骤S5：将所述第一阈值电压和所述第二阈值电压的差值输出，得到阈值电压信号。如图7中从T4时刻开始，相关双采样电路模块400输出在上述第一读取步骤S2和第二读取步骤S4中先后采样的第一阈值电压Vth,rst=Vth0及第二阈值电压Vth,exp=Vth0-Vth的差值，即图像信号Vout=Vth,rst-Vth,exp=Vth。最后，模数转换模块500将相关双采样电路模块400输出的图像信号△Vout转化为数字信号输出Dout。在上述实施例中，最终的输出信号为Dout=Vout=Vth,rst-Vth,exp=Vth，即输出信号为半浮栅晶体管在曝光前后阈值电压的变化量，从而反应了该像素的光强大小。与前述（1）式相比较，本实施例的输出量与半浮栅晶体管本身的阈值电压无关，因此不受制造工艺偏差的影响，消除了成像过程中的固定模式噪声（FPN）的问题，从而提高了成像的质量；同时，像素内的第一晶体管M1和第二晶体管M2均为开关晶体管，其尺寸可以选用最小尺寸的晶体管，不影响性能，因此也最大程度保留了像素的高填充因子的优点；而其中的应用到的所有模块（时序生成模块、相关双采样电路、模数转换器等）皆为本行业中所普遍使用，因此有较高的可靠度。实施例二本实施例提供一种像素阵列读出装置及其读出方法。具体的，如图12所示为本实施例提供的像素阵列读出装置的结构示意图。其中，所述像素阵列PIXELARRAY至少包括两行两列像素单元（本实施例以第i行、第i+1行、第j列、第j+1列为例）。其中，每个像素单元与实施例一类似，包括一半浮栅晶体管，所述半浮栅晶体管的漏极和控制栅之间还包括光电二极管，所述半浮栅晶体管还包括控制栅，所述控制栅适于被施加电压，所述半浮栅适于与所述光电二极管导通；所述半浮栅晶体管的源极接地；且每个所述像素单元与所述信号输入输出模块一一对应相连，每行的像素单元中的漏极互相连接，每行的像素单元的控制栅互相连接。每列所述像素单元中的所述半浮栅晶体管的控制栅极通过所述信号输入输出模块与每一列的列总线Columnbus连接，所述列总线Columnbus连接与每一列的所述相关双采样电路模块ColumnADC的输入端相连。所述每一列的相关双采样电路模块ColumnCDS的输出端与每一列的模数转换模块ColumnADC的输入端相连。所述时序生成模块为每一行的像素单元相应的信号输入输出模块的控制栅电压输入端VG、漏极电压输入端VD和阈值电压输出端VT提供信号输入。本实施例中，每一行的像素单元与所述时序生成模块之间连接有第一开关单元M3，第二开关单元M4和反相单元，所述第一开关单元适于导通所述时序生成模块与该行所述像素单元中半浮栅晶体管的漏极，所述第二开关单元适于导通所述时序生成模块与该行所述像素单元中半浮栅晶体管的控制栅，所述反相单元适于在所述时序生成模块提供读取信号时，使对应的所述第一开关单元和第二开关单元截止。所述时序生成模块适于通过所述信号输入输出模块分别提供漏极信号和控制栅信号给所述半浮栅晶体管的漏极、栅极，使得所述光电二极管正偏、反偏，或在所述光电二极管正偏后，通过所述信号输入输出模块提供读取信号将所述半浮栅晶体管的漏极和栅极相连，同时使得所述相关双采样电路模块ColumnCDS读取第一阈值电压，或在所述光电二极管反偏后，提供读取信号将所述半浮栅晶体管的漏极和栅极相连，同时所述相关双采样电路模块ColumnCDS读取第二阈值电压。所述相关双采样电路模块ColumnCDS还适于将所述第一阈值电压和所述第二阈值电压的差值输出，以得到图像信号△Vout。所述模数转换模块ColumnADC将相关双采样电路模块ColumnCDS输出的图像信号△Vout(j)、△Vout(j+1)转化为对应的数字信号输出Dout(j)、Dout(j+1)。图13所示为本实施提供的像素阵列读出方法的示意图。所述像素阵列包括若干像素单元，每个像素单元包括一半浮栅晶体管。所述像素阵列读出方法像素阵列采用逐行操作，而选中每一行时，该行中的所有列采取并行读出的操作方式，本实施例中只说明第i行、第i+1行中第j列的工作时序。如图14所示，为本实施例提供的像素阵列读出方法中，所述像素阵列读出装置的工作时序，具体包括：选通步骤S0：选通所述像素阵列中的第j列中第i行像素单元；其中，第j列像素单元包括第i行、第i+1行像素单元。像素单元读出步骤：对选通的所述像素单元进行如实施例一中所述的像素单元读出方法中的步骤S1～S5，得到第i行、第i+1行像素单元的输出信号Dout（i，j）。本步骤的操作类似实施例一，在此不再累述。在完成了第i行像素的读出操作后，第i行回到第一步所述的复位状态，等待下一次被读出（下一帧）。第i+1行在第i行完成读出之后也开始读出，从T5时刻开始，其读出操作和第i行完全相同，也是通过上述像素单元读出步骤中的步骤S1～S5，最终得到输出信号Dout（i+1，j）。在上述实施例中，最终的输出信号为Dout=Vout=Vth,rst-Vth,exp=Vth，即输出信号为半浮栅晶体管在曝光前后阈值电压的变化量，从而反应了该像素的光强大小。与前述（1）式相比较，本实施例的输出量与半浮栅晶体管本身的阈值电压无关，因此不受制造工艺偏差的影响，消除了成像过程中的固定模式噪声（FPN）的问题，从而提高了成像的质量；同时，像素内的第一晶体管M1和第二晶体管M2均为开关晶体管，其尺寸可以选用最小尺寸的晶体管，不影响性能，因此也最大程度保留了像素的高填充因子的有点；而其中的应用到的所有模块（时序生成模块、相关双采样电路、模数转换器等）皆为本行业中所普遍使用，因此有较高的可靠度。综上所述，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。