具有近阈值数字基带的短程紫蜂兼容接收器的制作方法

本发明是在美国国家科学基金会授予的CCF0910765下通过政府支持而完成的。政府对本发明享有特定的权利。

相关申请的交叉引用

本申请要求于2015年4月24日提交的美国发明申请No.14/695,387的优先权，还要求于2014年4月25日提交的美国临时申请No.61/984,316的权益。上述申请的全部公开内容通过引用合并于此。

技术领域

本发明涉及一种具有近阈值数字基带的短程无线接收器。

背景技术：

微型智能传感器的指数增长在不久的将来即将到来。技术的迅速发展使得物联网(IoT)的愿景(vision)以比先前预期快得多的速度更接近现实。该价值不是通过将每个对象连接至因特网而来，而是通过它们的智能交互和合作而来。这将开启以前所未有的规模收集数据和提取信息的新维度。该技术将实现具有改进的废物/水管理、交通和照明、互连车辆与智能家居的智能城市，并且将彻底改革零售、生产、购物和卫生保健。

预期人周围的传感器密度将从几百增加至数千，其对应于地球上大致万亿个联网的传感器。包含这些传感器的微系统必须具有关于计算、通信和感测操作的高能量效率。这主要是因为期望这些微系统中的许多微系统以10年以上的电池寿命在云的边缘操作或者以来自收集的能量的无电池操作在云的边缘操作。这对电路设计者、特别对无线通信集成电路(IC)(因为其在微型微系统中激活时消耗大量的功率)提出了新的设计挑战和机会。

做出了一些努力以规定实现物联网的开放平台，诸如建立在IEEE802.15.4标准上的基于6LoWPAN的网络。最近，已经报导了具有超常灵敏度(无线范围>100m)以及7.2nJ/bit、6.8nJ/bit和7.4nJ/bit的能量效率的、与IEEE 802.15.4兼容的射频(RF)前端。

然而，存在许多仅需要短程通信(<10m)的IoT应用，诸如用于智能仪表和停车位、室内的家居自动化以及用于健身和健康监测的一些可穿戴设备的无线接近传感器(proximity sensor)。在这种情况下，相比于优先考虑高性能的装置或者针对最坏情况应用而设计的IC，可以做出不同的设计折衷以提高能量效率。具体地，公知的是，接收器的灵敏度与其功耗是直接相互折衷的。将灵敏度拨回至-50dBm左右可以显著降低无线电的功率并且满足许多能量受限应用的要求。然而，这样做并不是小事，并且需要关注于从RF前端到数字基带处理器的极低功率而重新设计。

本公开提出了一种完全集成的2.4GHz接收器，该接收器包括RF前端、模拟数字转换器(ADC)和数字基带处理器(DBB)，它们通过调整无线电基带处理器中的信号的采样速率和处理速率来利用灵敏度和功耗之间的关系。虽然没有满足IEEE 802.15.4标准所要求的灵敏度，但是该接收器提供了一种与IEEE 802.15.4包完全兼容的短程O-QPSK(偏移正交相移键控)DSSS(直接序列扩频)链路。虽然本公开通篇参照一种特定标准，但是容易理解本文中描述的构思更普遍地可适用于短程无线接收器。

本部分提供了与本公开有关的背景信息，其不一定是现有技术。

技术实现要素：

本部分提供了本公开的概述，并且其不是本发明的全部范围或者其所有特征的全面公开。

提供了一种用于操作具有数字基带处理器的短程接收器的方法。该方法包括：通过无线网络的数据链路接收网络数据包；以给定采样速率(例如，奈奎斯特速率)对网络数据包的一部分(例如，报头)进行采样；确定指示通过其接收网络数据包的数据链路的质量的量度；将网络数据包的给定采样速率降低至减小的采样速率，其中该减小的采样速率是与数据链路的质量反相关地设定的并且具有低于给定采样速率的值；以及以减小的采样速率处理网络数据包的剩余部分。

在一个实施方案中，将量度与阈值进行比较，当量度在阈值以上时，将给定采样速率减小至减小的采样速率并且处理网络数据包的剩余部分；然而，当量度在阈值以下时，以给定采样速率处理数据单元的剩余部分。

可以通过在采样间隔的一段时间内禁用接收器中的数字基带处理器、模拟数字转换器或其他有源电路中之一来实现降低给定采样速率。

在一些实施方案中，降低给定采样速率包括：根据能量水平对来自网络数据包的一部分的样本进行排序；选择具有最高能量水平的样本的子集，其中所选择的样本的数目与减小的采样速率相关；以及根据所选择的样本的子集来对网络数据包的剩余部分进行采样。

在一些实施方案中，指示数据链路的质量的量度可以选自信噪比、接收信号强度指标和链路质量指示。

在本公开的一方面，用于操作短程接收器的方法可以进一步如下限定。该方法包括：由接收器通过无线网络中的信道接收协议数据单元；由接收器以给定采样速率对数据单元的一部分进行采样；由接收器确定指示通过其接收数据单元的信道的质量的量度；由接收器将量度与阈值进行比较；当量度在阈值以上时，以减小的采样速率处理数据单元的剩余部分；以及当量度在阈值以下时，以给定采样速率处理数据单元的剩余部分。对数据单元的处理还包括：根据能量水平将来自数据单元的一部分的样本进行排序；选择具有最高能量水平的样本的子集，其中所选择的样本的数目与减小的采样速率相关；以及根据所选择的样本的子集对网络数据包的剩余部分进行采样。

本公开的另一方面提供了一种短程接收器。该接收器包括：RF前端电路、模拟数字转换器和数字基带处理器。RF前端电路被配置成从天线接收RF模拟信号并且操作以将RF模拟信号偏移为具有不同频率的中间信号。模拟数字转换器被配置成从RF前端电路接收中间信号并且将该中间信号转换为数字信号。数字基带处理器被配置成从模拟数字转换器接收数字信号并且以指定采样速率处理该数字信号。更具体地，该基带处理器包括：链路质量模块，该链路质量模块确定指示通过其接收RF模拟信号的数据链路的质量的量度并且将指定采样速率设定为与数据链路质量反相关的值；以及解码器，该解码器以指定采样速率对数字信号进行采样并且输出从数字信号得到的数据位序列。

根据本文提供的描述另外的应用领域将是明显的。本概述中的描述和具体示例仅仅旨在于说明的目的，而非在于限制本公开的范围。

附图说明

本文中描述的附图仅用于说明所选实施方案而非所有可能实现方式，并且不旨在于限制本公开的范围。

图1是示出通过通用无线电前端的信号传播的图；

图2是示出LNA(低噪声放大器)中理论上的噪声系数相对于功率的折衷的曲线图；

图3是示出65nm CMOS(互补金属氧化物半导体)中理论上的短沟道NFET(N沟道场效应晶体管)线性度相对于功率的折衷的曲线图；

图4是图示提出的自适应采样技术的流程图；

图5是进一步图示自适应采样技术的图；

图6是描绘所仿真的码片错误率的概率的曲线图；

图7是具有近阈值数字基带的2.4GHz O-QPSK DSSS接收器的系统框图；

图8是示出闪速式(flash)ADC的ENOB(有效位数)的仿真Matlab模型的曲线图；

图9是实现自适应信号处理的简化数字基带的框图；

图10是示例RF前端电路的示意图；

图11A-11D分别是驱动ADC电路的缓冲器、比较器电路、参考梯形电路和SR锁存器电路的示意图；

图12A-12C是示出针对-40dBm RF输入信号，I通道上的传输的O-QPSK数据、PGA(可编程增益放大器)的输出端处的下变频后的基带信号和I通道的闪速式ADC输出的曲线图；

图13A-13D分别是示出接收器前端的所测量的增益、NF(噪声系数)、IIP3(三阶输入交调截点)、IIP2(二阶输入交调截点)和闪速式ADC频谱的曲线图；

图14是示出与IEEE 802.15.4包格式兼容的所测量的接收到的RF包的曲线图，其中每个包的持续时间为2ms；以及

图15A-15D分别是示出系统的所测量的每比特能量曲线、无线电的仿真能量效率衰减、误比特率和雷达图的曲线图；以及

图16是示出在RF输入处测量的S11(无阻抗匹配)的曲线图。

在附图的若干个视图中，相应的附图标记指示相应的部件。

具体实施方式

现将参照附图更全面地描述示例实施方案。

为了理解针对RF接收器的系统设计折衷，考虑如图1所示的通用无线电前端，其中，正弦波表示频域中前进通过接收器链的脉冲。接收器的重要参数是其动态范围，该动态范围由针对给定性能规格的最小可检测信号和最大信号处理能力来确定。为了使针对给定功率预算的无线电接收器的动态范围最大化，对功率进行折衷以优化沿着信号链的不同电路参数。接收器的最小可检测信号规格取决于其噪声性能，而最大带内信号处理能力与接收器的总体线性度有关。在信号链中，前端块的噪声性能相比于后级更重要。这可以直观地理解，当信号经过放大时，相比于前端块，由后级添加的噪声对于降低总体性噪比具有相对小的影响。类似地，当信号在信号链中经过放大时，后级的线性度要求相比于前端块变得更重要(因为处理更大幅度的信号)。更量化地分析噪声、线性度和功率折衷。

高性能和高灵敏度接收器(灵敏度＜-90dBm)要求低接收器噪声系数(NF)。这通过以下来实现：在信号处理路径的前部使用低噪声放大器(LNA)，随后是另外的RF增益级和有源混频器。LNA的噪声系数通常在接收器的总体噪声系数中占主导地位并且与功率是直接反相关的。LNA的噪声因子(F)近似地通过下式与LNA的功率相关，

其中，P_LNA是低噪声放大器消耗的功率，并且α是取决于给定技术和电路拓扑的比例常数。

图2绘出了以90nm CMOS设计的LNA的、根据(1)的噪声系数(10log₁₀F)，其消耗3mW功率并且实现3dB的NF。对于以65nm CMOS实现的LNA并且事实上对于试图优化噪声和功率的任何信号处理元件，期望类似的噪声和功率之间的关系。如所期望的，对于小于5dB的低NF，噪声系数关于功率的改变速率减小(梯度减小)，这表明对于增加的功率，噪声系数的回报降低。然而，对于能够容忍高噪声系数的系统，因为噪声系数关于功率的改变速率高(大斜度)，所以可以显著地减小功率。因为噪声系数直接支配接收器灵敏度，所以该区域对应于低灵敏度和短程无线通信。这是已经探索用于原型码片(prototype chip)的第一设计折衷。

RF前端的总体线性度由基带增益级支配。为了更好地理解线性度相对于功率的折衷，采用三点方法来估计65nm CMOS中的短沟道NFET的线性度。对于零IF接收器架构，二阶线性度更重要并且使用相同的方法来估计IIP2。

其中，IIP2、IIP3分别是二阶输入交调截点和三阶输入交调截点，g是在三个输入电压0、V和-V处估计的增量器件增益，并且Rs是源极电阻。短沟道MOSFET的增量增益由下式给出：

其中，V_od是过驱动电压并且ρ将速度饱和考虑在内。V_od仅取决于电流密度，因此如图3所示，IIP3和IIP2两者均相对于电流密度绘制以估计65nm CMOS中的功率。如图所示，当功率以对数增大时，线性度提高。因此，所提出的接收器中的基带增益级以小于50μA/μm的电流密度被偏置，以保持低的总功耗，同时实现较好的线性度。

除了灵敏度相对于功率的折衷以外，申请人还提出了如图4所示的、用于操作接收器的自适应采样方法。在示例实施方案中，接收器逐包地处理进入的数据。一旦在41处接收到网络数据包，则在42处以标准采样速率(诸如两倍奈奎斯特速率)对数据包的一部分进行采样。在一个实施方案中，以标准采样速率对数据包的报头进行采样，但是可以代替报头而使用包的其他部分。应当理解，标准采样速率可以根据目标或期望链路性能而不同。

在43处，根据采样的数据，确定质量量度，其中质量量度指示通过其接收网络数据包的数据链路的质量。在示例实施方案中，信噪比被用作质量量度。本公开可以想到其他类型的质量量度，包括接收信号强度指标和链路质量指示。

为了节约功率，接收器可以在保持链路性能的同时以较低的采样速率操作。在简化示例中，在45处将质量量度与阈值进行比较。当质量量度超过阈值时，在46处可以降低采样速率，从而减小功耗。例如，采样速率可以被设定为标准速率的50％或25％。换而言之，采样速率与数据链路质量反相关地设定。如27处所示，然后，以减小的采样速率处理数据包的剩余部分。如下面进一步描述地，可以以不同方式实现减小的采样速率。

当质量量度小于或者等于阈值时，采样速率保持不变并且以标准采样速率处理数据包的剩余部分。如48处所示，当接收到另一数据包时，重复进行处理。以这种方式，逐包地执行自适应采样。应当理解，结合图4仅讨论了方法的相关步骤，但是可能需要其他的功能以控制和管理接收器的总体操作。

在该方法的变型中，以减小的采样速率继续处理另外的数据包，直到数据链路质量改变为止。就是说，接收器监测数据链路质量。一旦检测到数据链路质量改变，就以上述方式设定采样速率。

图5概念地图示了用于与IEEE 802.15.4标准兼容的包的方法。对于该示例标准，码片是半正弦形脉冲。通过对协议数据单元(PPDU)的同步报头中接收到的已知脉冲进行平均来获知通道脉冲模板。如说明性的图形所示，如果SNR是低的，则接收器以2倍的奈奎斯特速率运行，而如果SNR是高的，则接收器以1倍的奈奎斯特采样速率运行。独立于采样速率，接收器保持由目标误比特率(BER)量化的固定系统链路性能。换而言之，接收器的灵敏度适应于基于每包的通信通道的时变特性。该设计折衷与高性能无线电通常采用的设计折衷形成直接对比。在与IEEE802.11(WiFi)标准兼容的无线电的情况下，在该标准中规定，当存在优良的通信通道时，适合于更高的调制方案，从而偏好低功耗下的高数据吞吐量和高性能。尽管参照了特定的IEEE标准，但是容易理解，本公开的更广方面也可适用于其他的无线通信协议。

不是以减小的采样速率任意选择样本，而是以特定方式选择样本。在示例实施方案中，一旦获知平均通道脉冲模板，就根据能量水平对样本进行排序，并且稍后将该信息用于调整平均采样速率。更具体地，选择样本子集(具有最高能量水平)，并且根据该样本子集对数据包的剩余部分进行采样。继续参照图5，对于50％的采样速率，从每个脉冲中选择四个样本中的两个样本。在该示例中，第二脉冲和第三脉冲具有最高的能量值，因而被选择，而最低的两个能量样本未被考虑用于进一步数字处理。应当注意，减小的采样速率保持统一。对于25％的采样速率，仅第三脉冲将用于随后的处理。在这种情况下，减小的采样速率是非统一的。

在一个实施方案中，数字基带处理器仅处理所选择的样本并且中止对其他样本的操作。在25％的采样速率的情况下，数字基带处理器将处理第三脉冲，而不处理其他三个脉冲。同样地，根据减小的采样速率，可以在采样间隔内的一段时间禁用接收器的其他部件。例如，在25％的采样速率的情况下，除了用于处理第三脉冲以外，可以禁用模拟数字转换器。根据减小的采样速率，基于每个样本，还可以在采样间隔的一段时间内禁用一个或更多个其他有源电路(诸如放大器、滤波器、振荡器等)。还应当理解，可以将这些步骤中的一个或更多个步骤组合以减小功耗。

为了使用提出的自适应采样来评估链路性能，开发了MATLAB仿真模型。图6示出针对四个不同采样速率(25％、50％、75％和标准采样速率)的瀑布曲线。对于10^-3BER的目标链路性能，接收器以2倍奈奎斯特速率的标准采样速率运行，用于获取、同步和通道脉冲模板估计。如果输入E_b/N_o>9dB，则接收器可以切换至50％的采样速率，并且如果E_b/N_o>11dB，则接收器可以切换至25％的采样速率。如图所示，在每种情况下，减小的采样速率保持10^-3BER的链路性能。25％的采样速率对应于原型码片的每一脉冲的四个样本中的一个样本。一旦选择了采样速率，接收器就确定通道脉冲模板上的最高能量样本，并且将这些相同的时间样本用于处理PPDU包中的整个PHY有效载荷(PSDU)。

图7是示例接收器70的系统框图。接收器70通常包括RF前端电路72、模拟数字转换器78和数字基带处理器79。在示例实施方案中，该接收器与IEEE 802.15.4RF包兼容(除了灵敏度以外)并且输出所传输的原始二进制位。相干直接转换RF前端电路72被配置成从天线71接收RF模拟信号，并且操作以将RF模拟信号偏移为具有不同频率的中间信号。模拟数字转换器78继而从RF前端电路72接收中间信号，并且将该中间信号转换为数字信号。RF前端电路72和两个5位闪速式ADC以1V模拟电压进行操作，分别消耗0.87mW和0.57mW。数字基带处理器被配置成从模拟数字转换器78接收数字信号，并且以指定采样速率处理该数字信号。数字基带处理器通常包括从接收到的信号获取信息、对该信息进行同步和解调并且根据通常由标准定义的包结构对接收到的包执行进一步处理所需的信号处理。这包括针对模拟前端电路的反馈控制信号。数字基带处理器还可以被描述为调制解调器、数字信号处理器或无线电控制器(诸如简单的状态机)。在示例实施方案中，数字基带处理器操作以略超出器件阈值电压的0.75V的调节电源电压进行操作，而仅消耗0.58mW。通过实现上述自适应采样方法，可以进一步将数字基带处理器的功率减小8％。

在示例实施方案中，2.45GHz的RF信号被直接馈送至基于有源Gilbert(吉尔伯特)单元的混频器73中并且被正交下变频至基带。通过具有1.5MHz的转折频率的三阶Butterworth(巴特沃斯)gm-C有源低通滤波器74来进行通道选择。然后通过三个可编程增益放大器(PGA)75对经滤波的基带信号进行放大，随后是驱动闪速式ADC的输入的缓冲器76。5位闪速式ADC 78以4MHz(2倍的所需奈奎斯特速率)对进入的I&Q基带信号进行采样。通过在有源滤波器和PGA中使用电流型DAC(数字模拟转换器)来将开环数字直流偏移校准分布在前端。然后由数字基带处理器79来处理I&Q基带码片。

根据仿真的BER曲线，闪速式ADC的5位分辨率被确定为对链路性能具有可忽略的影响。通过调整输入级的晶体管来将闪速式ADC中的比较器偏移减小至小于LSB/4。已经开发了MATLAB模型用于估计针对根据蒙特卡罗(Monte Carlo)仿真所测量的比较器偏移的、闪速式ADC的ENOB(有效位数)。图8示出针对根据仿真所计算的给定比较器偏移，闪速式ADC能够获得4.8位的ENOB。

因为所提出的接收器旨在用于短程无线通信，所以为了扩大通信距离，期望无线节点在网状网络中操作。以下的弗里斯(Friis)公式(6)可以用于计算两个传感器节点之间的最大视距(LOS)通信距离。在10^-3BER下，根据RF-to-bits(射频到比特流)的所测量接收器灵敏度为-52.5dBm。使用2.45GHz的ISM频带中心频率并且假设+7dBm的EIRP发送器，发现与-52.5dBm的RX灵敏度对应的通信距离为9.2m。

为了获得期望性能，计算接收器的噪声系数(NF)、线性度和增益要求并且将其总结在以下的表1中。

如果忽略获取影响，则误包率(PER)与误符号率(SER)通过下述关系相关。

对于IEEE 802.15.4，包中的位数为N＝160位(具有48位开销)，这对应于包中的52个符号，因此1％的PER对应0.019％的SER。单个符号错误平均导致k/2个比特错误，其中k＝4为符号中的位数。这对应于0.0095％的BER。具有半正弦脉冲形状的O-QPSK调制的BER由以下Q函数(8)给出：

因此对于0.0095％的BER，所需的(E_b/N_o)_min是8.8dB。

直接序列扩频(DSSS)添加编码增益(CG)和处理增益(PG)。编码CG与代码集的正交程度有关，其中对于DSSS代码，根据代码集的平均汉明(Hamming)距离来计算该正交程度。IEEE 802.15.4的代码集为平均汉明距离的R_15.4。对于DSSS代码序列，编码增益近似由下式给出：

其中n为代码长度。CG大约为2dB，其将所需的(E_b/N_o)_min减小至6.8dB。处理增益通过码片速率与数据速率的比率来计算。

码片速率为2Mcps并且数据速率为250Kbps时，对应约9dB的PG。与CG对比，PG不减小所需的每比特能量，但是它是与每码片能量(E_S)相比、检测一个比特多使用了多少能量的测量。因此，可以计算考虑CG和PG的、实现1％的PER所需的最小(E_s/N_o)_min，根据如图6所示的MATLAB仿真所计算的，对于奈奎斯特速率采样，最小(E_s/N_o)_min为-2.2dB，对于50％采样则约为0dB。

对于其他的接收器性能参数，ADC参考电压为300mV，参考阻抗为50Ohms，RF频带选择滤波器的插入损耗假定为2dB，并且链路余量为10dB。通过假定BW为1.5MHz来计算接收器前端的NF。

其中Rss为目标接收器灵敏度。

IEEE 802.15.4标准没有指定接收器前端的线性度要求。因此，可以从干扰源属性(interferer profile)得到线性度要求。IIP3、IIP2和SFDR可以如下计算：

其中Pint为干扰源的功率并且Psig为期望信号的功率。

IIP＞2P_int-P_sig+SNR_min+余量 (13)

F为接收器噪声因子。

假设5位ADC(N_ADC)和10dB的退避(BO)余量，前端所需的最大增益和最小增益如下计算：

G_max＝REF_ADC-6N_ADC+SNR_min-RSS+余量 (15)

G_min＝REF_ADC-R_max-BO (16)

其中R_max是最大接收功率(其为-20dBm)并且REF_ADC是相对于50Ohm的ADC参考电压功率。理论上的链路预算和测量的性能如表1所示。

图9图示简化的数字基带。数字基带在空闲状态下等待，其中能量检测模块91连续地计算进入的基带I&Q符号的能量。当阈值检测模块92检测到接收到的符号能量越过可编程的阈值时，数字基带进入获取和定时同步状态。理想的方形报头模板(square header template)被相关的同步模块93使用，用于实现定时同步。在同步之后，通过对来自同步报头的8个码片进行平均来计算通道脉冲模板。然后，使用平均后的脉冲模板来使输入I&Q数据流相关联。对于相干解调，假设接收器LO与所传输的2.45GHz RF载波是频率锁定的但不是相位锁定的，因此，相位校正模块95根据接收到的O-QPSK符号来估计和校正RF载波相位偏移。通过计算接收到的O-QPSK符号的相位并且将其与同步报头中传输的已知数据进行比较来计算相位偏移。查找表用于计算相位角及其相应的校正因子。

在示例实施方案中，链路质量模块96实现上述自适应采样技术。就是说，链路质量模块96确定指示通过其接收RF模拟信号的数据链路的质量的量度并且将指定采样速率设定为与数据链路质量反相关的值。在示例实施方案中，4MHz采样速率对应于每个I&Q符号的四个样本。根据计算的通道脉冲响应，链路质量模块96根据能量对四个样本进行排序。这在图9中被概念性地图示。通过在高SNR的情况下降低样本，通过减小随后的级中的计算功率来对每个符号的一些能量进行折衷。

在一个实施方案中，在模块级在数字基带中使用数字时钟门控以节约计算功率。如果一个模块需要处理来自ADC的当前时间样本，则启用该模块的数字时钟。根据获知的通道脉冲模板，以能量对时间样本进行排序。仅针对对应于与所选择的平均采样速率一致的最高能量样本的时间样本而启用模块的时钟。以这种通过减小数字处理单元的平均频率的方式，减小了总平均功率。

解码模块97使用匹配的滤波器以执行硬判决解码(HDD)。HDD与软判决解码(SDD)相比用于较低的计算复杂度，其中有大约2dB的链路性能惩罚。最后，解扩频器(de-spreader)模块98对接收到的码片进行解扩频并且输出所传输的原始二进制数据。对于BER测试，数字基带进入无限地对数据进行解调的状态。在数字基带中使用模块级时钟门控以节约功率。如本文中所使用地，术语“模块”可以指代下述、可以是下述的一部分或者可以包括下述：专用集成电路(ASIC)；数字、模拟或混合模拟/数字分立电路；数字、模拟或混合模拟/数字集成电路；组合逻辑电路；现场可编程门阵列(FPGA)；执行代码的处理器电路(共享、专用或组)；存储由处理器电路执行的代码的存储器电路(共享、专用或组)；提供所描述的功能的其他适合的硬件部件；或者上述中的一些或者所有的组合，诸如在片上系统中。

图10是具有外部LO并且可以用于上述接收器中的示例RF前端的I/Q通道的详细示意图。使用片上LO缓冲器来实现LO信号的单端到差分(single-to-differential)转换，该片上LO缓冲器的输出然后被AC耦合至单平衡gilbert单元有源混频器。

LO缓冲器是与源极跟随器级联的用于DC电平转换的阻性加载(resistive loaded)差分放大器。为了节约功率，接收器不使用LNA，而是替代地依靠有源混频器以提供RF增益。因为基带经调制的信号具有显著的低频成分，所以有源混频器中的器件的尺寸被设计为使闪烁噪声转折频率减小至小于100KHz。

IEEE 802.15.4PHY要求相邻通道(±5MHz)处的抑制为0dB并且相间通道(±10MHz)处的抑制为30dB。假设10dB的余量，则通过转折频率为1.5MHz的三阶巴特沃斯型滤波器可以实现相间通道处的抑制为40dB。该滤波器将在与想要的信号相距10MHz处提供50dB的抑制，因此该滤波器可以用作通道选择抗混叠滤波器。为了在工艺角(process corner)内调节滤波器的转折频率，可以通过3位二进制控制字对电容器进行调谐以将电容改变±20％。混频器的差分输出通过gm-C滤波器的输入级被转换成单端。

在示例实施方案中，整个基带被实现为单端以节约功率。基带增益分布在有源滤波器和PGA之间。可编程增益(PG)由可切换的固定增益级来实现。

增益级被实现为修改的一阶gm-C级。使用传输门，当启用该传输门时允许输入信号绕开正被引脚(footer)禁用的增益级。针对大约24dB的总PGA增益，每个PG级提供约8dB的增益。对于分布式偏移校准，电流型DAC被设计成将DC偏移减小至在闪速式ADC的LSB/2内。PG级的输出被馈送至驱动闪速式ADC的输入电容的缓冲器中。考虑到1MHz基带信号相对于65nm CMOS中的比较器速度没有足够快到引起孔径误差，在闪速式ADC的输入处避免S/H电路。对于在片外生成的300mV的参考电压，LSB大小为9.4mV。为了减小功率，比较器中没有使用预放大器，使得闪速式转换器容易受比较器回扫(kickback)的影响。为了减小参考梯形电路的功耗和比较器回扫，如图10所示，给参考梯形电路添加了2pF的去耦电容器。亦如图10所示，比较器的输出被馈送至SR锁存器中。数字基带将温度计码转换为二进制并且使用简单的添加编码器的技术来减少闪速式ADC的气泡误差(bubble error)和火花误差(sparkle error)。

通过IEEE 802.15.4RF兼容包来测试上述示例接收器。使用-6dBm的片外LO功率和90°的混合耦合器来生成正交LO信号。使用FPGA来配置扫描链。图12A-12C示出对于-40dBm的RF输入信号，传输的I通道经调制的数据、测量的I通道模拟基带波形以及来自I通道ADC的数字化输出。传输的数据波形和接收到的数据波形是时间延迟的并且相位差为180°。因为实现了相干接收器，所以在数字基带处理器中校正该相移。图13A-13D示出测量的RF前端的性能和闪速式ADC频谱。闪速式ADC在1MHz的输入频率下实现4.3的ENOB。1MHz的IF带宽上的总平均增益为37dB，而平均NF为28dB。测量的平均NF比仿真值低约10dB。这是因为接收器噪声由1/f闪烁噪声主导，该1/f闪烁噪声在仿真中没有被精确地建模。对于线性度测量，在(LO±50KHz)下的双音测试(two-tone test)显示出在高增益设定和低增益设定下测量的IIP3分别为-35dBm和-14dBm，并且在高增益设定和低增益设定下测量的IIP2分别为-25dBm和-13.5dBm。

图14示出针对-40dBm RF输入信号的接收到的RF包。二进制数据1001₂的虚拟PHY有效载荷用于该测试。与IEEE 802.15.4标准兼容的包也示出在该图中。SFD是帧起始定界符，其用于帧同步。

图15A-15D示出整个系统的测量的能量效率曲线和无线电的仿真能量效率衰减、BER曲线和最期望的RX量度的雷达图用于比较。在雷达图中，越大的星表示越好的设计。该图强调为了改进能量效率和电池寿命如何对通信距离进行折衷。单独RF前端的测量的能量效率为3.5nJ/bit，而对于ADC和DBB，测量的能量效率为2.3nJ/bit。

对于BER测试，数字基带进入无限地接收数据的状态。在10^-3BER下，测量的RX的灵敏度为-52.5dBm。根据测量的BER性能，观察到如果针对10^-3的相同链路性能在2倍奈奎斯特采样下输入SNR高出大约3dB，则DBB可以以2.1nJ/bit的能量效率在25％的样本下操作。

对于完整的解决方案，接收器将需要片上LO。为了估计总功率，我们从先前公布的LO获取。使用PLL所生成的2.4GHz LO消耗1.6mW，包括PLL、LC-VCO和VCO缓冲器，以及用于整个QVCO的1.2mW[23]。这对应于包括本工作的完整接收器的大致3mW的总功率。该接收器对于无线电前端具有比先前方法好2倍的能量效率(3.5nJ/bit)，同时报告了具有近阈值数字基带的O-QPSK DSSS相干接收器的8.1nJ/bit的能量效率。

无线电能量效率将在延长未来的IoT装置的电池寿命中起关键作用。与常规的高性能无线电装置相比，对于新兴应用可以做出不同的设计折衷。我们探究了灵敏度与功率折衷并且提出了具有集成数字基带的低功率(2mW)短程O-QPSK DSSS接收器。该无线电接收器还针对高输入SNR调整其平均采样速率同时仍然保持10^-3BER的目标链路性能，以节约数字基带中的功率。

出于说明和描述的目的已经提供了前述实施方案的描述。其不旨在于是详尽的或者限制本公开。特定的实施方案的各个元素或特征通常不限于该特定实施方案，而是在可适用的情况下是可互换的并且可以用在所选择的实施方案中，即便没有被具体地示出或描述。特定的实施方案的各个元素或特征还可以以许多方式变化。这种变化不应被视为背离本公开，并且所有这些修改旨在包括于本公开的范围内。