压缩感知CMOS图像传感器的量化求和电路的制作方法

本发明属于压缩感知CMOS图像传感器设计领域，特别是涉及一种压缩感知CMOS图像传感器的量化求和电路。

背景技术：

根据信号采样读出方式的不同，CMOS图像传感器(CIS)可以分为奈奎斯特采样CIS和压缩感知采样CIS。奈奎斯特采样是绝大多数图像传感器所使用的，属于传统采样方式。压缩感知采样则是在一些特殊场合下存在。

奈奎斯特采样的理论依据是奈奎斯特采样定理，即当采样频率大于两倍信号带宽时，原始信号就可以被准确地恢复出来。对于图像传感器，信号频率是图像像素随着空间位置的变化频率，因而会随着实际图像的场景改变。所以最保守的做法就是输出所有像素点的信息，即输出的样本数量与像素个数相等。

压缩感知采样则有所不同，其所需样本数与信号的稀疏程度有关。其中稀疏程度指的是原始信号中为零的取值个数，个数越多则稀疏程度越高，所需样本数就越少。因此，考虑到图像本身在一些特定的变换基上具有稀疏性，压缩感知不再需要输出每个像素点的像素信息，而是通过压缩感知变换采样输出远小于像素个数的样本。

可以看到压缩感知CIS和奈奎斯特采样CIS相比可以大大减小输出数据量，因而可以达到加快数据传输和降低功耗的效果。

在CMOS图像传感器中实现压缩感知采样的方法是对所有像素取值做一次线性变换，也就是每一次采样过程对应于一次线性变换过程。在一次采样过程中，系统将随机从整个像素阵列中选取一部分像素，然后对它们的像素大小进行加权求和(线性变换)，然后输出求和结果。所需采样次数将远小于像素个数。

这种加权求和线性变换的最常见做法是将权值大小随机地取成“1”和“0”。“1”对应的像素将会参与求和，“0”对应的像素则不参与求和。因此，每一次压缩感知采样就是从像素阵列中选取一部分像素并对其像素值进行求和输出。

常见的几种求和电路如图1a～图1c所示，其中，图1a是利用电阻网络和运算放大器对所有信号进行求和，然后用模数转换器(ADC)对求和结果进行量化。这种方法将会采用大量的电阻，精度和面积都会受到限制。图1b是先利用ADC阵列对每个像素值进行量化，然后用加法器对所有量化结果进行数字求和。这种方法需要大量的ADC，面积和功耗将会受到限制。论文(R.Robucci,J.D.Gray,L.K.Chiu,J.Romberg,and P.Hasler,“Compressive sensing on a CMOS separable-transform image sensor,”Proc.IEEE,vol.98,no.6,pp.1089–1101,Jun.2010.)介绍了另一种求和电路，如图1c所示，其先将像素电压转换成电流然后求和量化，这样做的步骤较多，累积误差较大，从而产生精度方面的问题。

技术实现要素：

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种压缩感知CMOS图像传感器的量化求和电路，用于解决现有技术中求和电路的面积较大、量化精度不够高等问题。

为实现上述目的及其他相关目的，本发明提供一种压缩感知CMOS图像传感器的量化求和电路，所述量化求和电路包括：像素采样电路、高位量化求和电路与低位精细量化电路；所述像素采样电路用于依次对压缩感知CMOS图像传感器所选定的像素进行采样；所述高位量化求和电路用于对采样电路输出的采样电压进行求和量化，输出最终的量化结果的高位，并产生一个剩余电压；所述低位量化求和电路用于对所述剩余电压进行求和量化，输出最终的量化结果的低位。

作为本发明的压缩感知CMOS图像传感器的量化求和电路的一种优选方案，所述像素采样电路包括由多个采样单元组成的阵列，所述采样单元包括一个开关管及一个D触发器，所述D触发器的Q输出端连接当前采用单元的开关管栅极以及下一个采集单元的D触发器的D输入端，所述开关管的第一极连接像素单元，第二极作为采集单元的输出端。

优选地，所述像素采样电路的所有D触发器连接成循环移位寄存器结构，第一个像素值的D触发器输入一个高电平，其余D触发器的输出为低电平，使得第一次采样将会输出第一个像素电压大小，此后每经历一个时钟周期，D触发器里的高电平就会转移到下一个D触发器从而实现对下一个像素进行采样。

作为本发明的压缩感知CMOS图像传感器的量化求和电路的一种优选方案，所述高位量化求和电路包括第一求和模块、第一积分器、第一比较器、及第一放大器，所述第一求和模块连接于所述像素采样电路，所述第一积分器连接于所述第一求和模块，所述第一比较器连接于所第一述积分器，所述第一比较器的输出端连接于所述第一放大器的输入端，所述第一放大器的输出端连接于所述第一求和模块。

优选地，所述第一求和模块及第一积分器用于对每个采样电压及反馈电压进行累加，当第一积分器的输出电压大于零时，所述第一比较器通过所述第一放大器输出一个反馈电压-Vref给所述第一求和模块，使得第一积分器输出电压大于零时其输入端将会减去一个电压Vref，当第一积分器输出电压小于零时，第一比较器输出为0，反馈电压也为零，此时第一积分器只对采样电压进行累加而没有反馈电压部分，其中，Vref为一个大于零的电压。

优选地，所述第一积分器选用为运算放大器，以保证高位量化求和电路的增益和精度。

作为本发明的压缩感知CMOS图像传感器的量化求和电路的一种优选方案，所述低位量化求和电路及所述高位量化求和电路之间还连接有一剩余电压采样电路，用于对所述高位量化求和电路输出的剩余电压进行采样。

优选地，所述低位量化求和电路包括第二求和模块、第二积分器、第二比较器、及第二放大器，所述第二求和模块连接于所述剩余电压采样电路，所述第二积分器连接于所述第二求和模块，所述第二比较器连接于所述第二积分器，所述第二比较器的输出端连接于所述第二放大器的输入端，所述第二放大器的输出端连接于所述第二求和模块。

优选地，所述第二求和模块及第二积分器用于对每个剩余采样电压及反馈电压进行累加，当第二积分器的输出电压大于零时，所述第二比较器通过所述第二放大器输出一个反馈电压-Vref给所述第二求和模块，使得第二积分器输出电压大于零时其输入端将会减去一个电压Vref，当第二积分器输出电压小于零时，第二比较器输出为0，反馈电压也为零，此时第二积分器只对剩余采样电压进行累加而没有反馈电压部分，其中，Vref为一个大于零的电压。

优选地，所述第二积分器选用为反相器，以减小低位量化求和电路的面积和功耗。

作为本发明的压缩感知CMOS图像传感器的量化求和电路的一种优选方案，所述高位量化求和电路与低位量化求和电路之间还连接有一比较器，用于判断剩余电压与高位量化求和电路输出的直流偏置电压的大小，将其中的较大者作为低位量化求和电路输入的剩余电压，较小者作为低位量化求和电路的偏置电压，使得高位量化求和电路输入剩余电压与偏置电压之差的绝对值在低位量化求和电路得到进一步量化，而输入不会存在负值。

作为本发明的压缩感知CMOS图像传感器的量化求和电路的一种优选方案，所述高位量化求和电路运行N个周期后输出量化结果的高位部分，然后将剩余电压采样到低位量化求和电路后，就会进行下一个量化过程，使得所述低位量化求和电路的量化是在所述高位量化求和电路的下一次量化的时间区间之内，以节省量化时间，其中，N为像素阵列包含的像素个数。

如上所述，本发明的压缩感知CMOS图像传感器的量化求和电路，具有以下有益效果：

本发明提供了一种用于压缩感知CMOS图像传感器的求和量化电路，用于完成压缩感知采样过程；所述求和量化电路具有高位量化求和电路及低位量化求和电路两级结构，并采用流水线式的工作方式，使得低位量化求和电路精细量化过程不占据额外的系统时间。另外，为了解决低位量化求和电路输入电压可能为负值的问题，本发明提出了的解决方法可以使低位量化求和电路输入电压始终处于非负状态，大大扩展了本发明的应用范围。

附图说明

图1a～图1c显示为现有技术中的求和电路的几种实施方案示意图。

图2显示为本发明的用于压缩感知CMOS图像传感器的求和量化电路的结构框图。

图3显示为本发明的用于压缩感知CMOS图像传感器的求和量化电路的像素采样电路的结构框图。

图4显示为本发明的用于压缩感知CMOS图像传感器的求和量化电路的高位量化求和电路的结构框图。

图5显示为本发明的用于压缩感知CMOS图像传感器的求和量化电路的低位量化求和电路的结构框图。

图6显示为本发明的用于压缩感知CMOS图像传感器的求和量化电路的高位量化求和电路的具体电路结构示意图。

图7显示为本发明的用于压缩感知CMOS图像传感器的求和量化电路的低位量化求和电路的具体电路结构示意图。

图8显示为本发明的用于压缩感知CMOS图像传感器的求和量化电路的整体电路结构示意图。

图9显示为本发明的用于压缩感知CMOS图像传感器的求和量化电路的工作时序图。

图10显示为本发明的用于压缩感知CMOS图像传感器的求和量化电路的负值输入电压解决方案示意图。

元件标号说明

10 像素

20 像素采样电路

30 高位量化求和电路

301 第一求和模块

302 第一积分器

303 第一比较器

304 第一放大器

40 低位量化求和电路

401 第二求和模块

402 第二积分器

403 第二比较器

404 第二放大器

50 剩余电压采样电路

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

请参阅图2～图10。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

如图2所示，本实施例提供一种压缩感知CMOS图像传感器的量化求和电路，所述量化求和电路包括：像素采样电路20、高位量化求和电路30与低位精细量化电路；所述像素采样电路20用于依次对压缩感知CMOS图像传感器所选定的像素10进行采样；所述高位量化求和电路30用于对采样电路输出的采样电压进行求和量化，输出最终的量化结果的高位，并产生一个剩余电压；所述低位量化求和电路40用于对所述剩余电压进行求和量化，输出最终的量化结果的低位。

如图3所示，所述像素采样电路20包括由多个采样单元组成的阵列，所述采样单元包括一个开关管及一个D触发器，所述D触发器的Q输出端连接当前采用单元的开关管栅极以及下一个采集单元的D触发器的D输入端，所述开关管的第一极连接像素单元，第二极作为采集单元的输出端。

在本实施例中，用电压源Vn来模拟所需求和像素的输出电压，其采样过程为：所述像素采样电路20的所有D触发器连接成循环移位寄存器结构，第一个像素值的D触发器输入一个高电平，其余D触发器的输出为低电平，使得第一次采样将会输出第一个像素电压大小，此后每经历一个时钟周期，D触发器里的高电平就会转移到下一个D触发器从而实现对下一个像素进行采样。

如图4所示，所述高位量化求和电路30包括第一求和模块301、第一积分器302、第一比较器303、及第一放大器304，所述第一求和模块301连接于所述像素采样电路20，所述第一积分器302连接于所述第一求和模块301，所述第一比较器303连接于所第一述积分器，所述第一比较器303的输出端连接于所述第一放大器304的输入端，所述第一放大器304的输出端连接于所述第一求和模块301。在本实施例中，所述第一积分器302选用为运算放大器，以保证高位量化求和电路30的增益和精度。

具体地，所述第一求和模块301及第一积分器302用于对每个采样电压及反馈电压进行累加，当第一积分器302的输出电压大于零时，所述第一比较器303通过所述第一放大器304输出一个反馈电压-Vref给所述第一求和模块301，使得第一积分器302输出电压大于零时其输入端将会减去一个电压Vref，当第一积分器302输出电压小于零时，第一比较器303输出为0，反馈电压也为零，此时第一积分器302只对采样电压进行累加而没有反馈电压部分，其中，Vref为一个大于零的电压。

如图6所示，所述高位量化求和电路30具体包括：第一开关Sp1，第二开关Sn1、第三开关Φ1d、第四开关Φ2d、第一电容Cs1、第五开关Φ1、第六开关Φ2、第二电容Cc、第七开关Φ1d、第八开关Vrst1、第三电容Ci1、运算放大器A、比较器E、第九开关Vrst2、放大器F以及第四电容C1，其中，所述第一开关Sp1的第一端连接第一电压Vrefp，第二端连接所述第二开关Sn1的第二端以及第四开关Φ2d的第一端，所述第二开关Sn1的第一端连接第二电压Vrefn，所述第三开关Φ1d的第一端连接输入电压Vi，第二端连接所述第四开关Φ2d的第二端以及第一电容Cs1的第一端，所述第一电容Cs1的第二端连接第五开关Φ1、第六开关Φ2及第二电容Cc的第一端，所述第五开关Φ1的第二端接地，所述第六开关Φ2的第二端连接第七开关Φ1d、第八开关Vrst1及第三电容Ci1的第一端，所述第七开关Φ1d的第二端连接第二电容Cc的第二端以及运算放大器A的第一输入端，所述第八开关Vrst1的第二端接地，所述运算放大器A的第二输入端接地，输出端连接所述第三电容Ci1的第二端、比较器E的第一输入端及第九开关Vrst2的第一端，所述比较器的第二输入端接地，第一输出端Sp1连接于高位计数器，第二输出端输出信号Sn1，所述第九开关Vrst2的第二端连接所述放大器F的输入端以及第四电容C1的第一端，所述第四电容C1的第二端接地，所述放大器F的输出端用于输出剩余电压Vo1。

如图2所示，所述低位量化求和电路40及所述高位量化求和电路30之间还连接有一剩余电压采样电路50，用于对所述高位量化求和电路30输出的剩余电压进行采样。

如图5所示，所述低位量化求和电路40包括第二求和模块401、第二积分器402、第二比较器403、及第二放大器404，所述第二求和模块401连接于所述剩余电压采样电路50，所述第二积分器402连接于所述第二求和模块401，所述第二比较器403连接于所述第二积分器402，所述第二比较器403的输出端连接于所述第二放大器404的输入端，所述第二放大器404的输出端连接于所述第二求和模块401。在本实施例中，所述第二积分器402选用为反相器，以减小低位量化求和电路40的面积和功耗。

具体地，所述第二求和模块401及第二积分器402用于对每个剩余采样电压及反馈电压进行累加，当第二积分器402的输出电压大于零时，所述第二比较器403通过所述第二放大器404输出一个反馈电压-Vref给所述第二求和模块401，使得第二积分器402输出电压大于零时其输入端将会减去一个电压Vref，当第二积分器402输出电压小于零时，第二比较器403输出为0，反馈电压也为零，此时第二积分器402只对剩余采样电压进行累加而没有反馈电压部分，其中，Vref为一个大于零的电压。

如图7所示，所述低位量化求和电路40具体包括：第一开关Sp2，第二开关Sn2、第三开关Φ1d、第四开关Φ2d、第一电容Cs2、第二电容Cs2、第五开关Φ1d、第六开关Φ2d、第七开关Φ1、第八开关Φ2、第三电容Cc、第九开关Φ1d、第十开关Vrst3、第四电容Ci2、反相器B以及比较器E，其中，所述第一开关Sp1的第一端连接第一电压Vrefp，第二端连接所述第二开关Sn1的第二端以及第四开关Φ2d的第一端，所述第二开关Sn1的第一端连接第二电压Vrefn，所述第三开关Φ1d的第一端连接采样的剩余电压Vo1，第二端连接所述第四开关Φ2d的第二端以及第一电容Cs2的第一端，所述第一电容Cs2的第二端连接第七开关Φ1、第八开关Φ2的第一端、第三电容Cc的第一端以及第二电容Cs2的第二端，所述第二电容Cs2的第一端连接第六开关Φ2d的第一端以及第五开关Φ1d的第二端，所述第五开关Φ1d的第一端接偏置电压Vbias，所述第六开关Φ2d的第二端接地，所述第七开关Φ1的第二端接地，所述第八开关Φ2的第二端连接第九开关Φ1d、第十开关Vrst3及第四电容Ci2的第一端，所述第十开关Vrst3的第二端接地，所述第九开关Φ1d的第二端连接所述第三电容的第二端以及所述反相器B的输入端，所述反相器的输出端连接所述第四电容Ci2的第二端以及比较器的第一输入端，所述比较器的第二输入端接地，第一输出端连接低位计数器，第二输出端输出信号Sn2。

具体地，可以看到高位量化求和低位量精细化的结构基本是一致的，如图4～图7所示。积分与求和模块会对每个输入电压和反馈电压进行累加。当积分器的输出电压大于零时，比较器输出为1，从而反馈一个参考电压-Vref给输入端。这里的Vref是一个大于零的电压，也就是积分器输出端大于零的时候输入端将会减去一个参考电压Vref。当积分器输出电压小于零时，比较器输出为0，反馈电压也为零。根据该结构，我们可以得到如下分析结果：

V[1]＝Vi[1]-D[1]*Vref

V[2]＝V[1]+Vi[2]-D[2]*Vref

＝Vi[1]+Vi[2]-(D[1]+D[2])*Vref

以此类推，可以得到：

$V\[n\]=\underset{i=1}{\overset{2^n}{\Σ}}Vi\[i\]-\underset{i=1}{\overset{2^n}{\Σ}}D1\[i\]*Vref$

$\underset{i=1}{\overset{2^n}{\Σ}}Vi\[i\]=2^n*\stackrel{\‾}{Vi}$

$\stackrel{\‾}{Vi}=\frac{\underset{i=1}{\overset{n}{\Σ}}D1\[i\]}{2^n}*Vref+\frac{V\[n\]}{2^n}$

可以看到，当我们用加法器对2ⁿ个比较器输出进行求和后可以得到2ⁿ个输入电压的平均值，并且精度为n比特。显然，平均值和求和结果是等效的，即平均值乘以输入个数就是输入电压的求和。上式中V[n]称为剩余电压，进一步量化可以得到：

$V\[n\]=\frac{\underset{i=1}{\overset{2^n}{\Σ}}D2\[i\]}{2^m}*Vref+\frac{Vrm}{2^m}$

$\stackrel{\‾}{Vi}=\frac{\underset{i=1}{\overset{2^n}{\Σ}}D1\[i\]}{2^n}*Vref+\frac{\underset{i=1}{\overset{2^m}{\Σ}}D2\[i\]}{2^{m+n}}*Vref+\frac{Vrm}{2^{m+n}}$

其中，D1为高位计数器输出，D2为低位计数器输出，Vrm为最终剩余电压。根据上式，高位计数器和低位计数器分别完成了粗略量化求和及精细量化的过程，使得总体精度达到了(m+n)比特。

对于带反相器结构的低位量化求和电路40，如果输入的剩余电压小于零，那么此时积分器的输出也会小于零，进而导致反馈电压为零。这时候便存在一个严重的问题。在这种条件下，积分器的输出会一直对输入进行积分导致积分器朝着一个方向持续减小并最终失去积分功能。这种情况会出现在Vo1(剩余电压)小于Vbias(放大器直流输出电压)的情况下，因为第二量化求和电路的积分器的输入等效为Vo1减去Vbias。为了解决上述问题，本发明提出了图10所示的负值输入电压解决方案。本发明的高位量化求和电路30与低位量化求和电路40之间还连接有一比较器，用于判断剩余电压与高位量化求和电路30输出的直流偏置电压的大小，将其中的较大者作为低位量化求和电路40输入的剩余电压，较小者作为低位量化求和电路40的偏置电压，使得高位量化求和电路30输入剩余电压与偏置电压之差的绝对值在低位量化求和电路40得到进一步量化，而输入不会存在负值。

如图10所示，具体地，所述负值输入电压解决方案包括比较器以及电压选择控制模块，所述比较器的第一输入端输入剩余电压Vo1_i，第二输入端输入偏置电压Vbias_i，第一输出端及第二输出端连接于所述电压选择控制模块的第一输入端及第二输入端，用于控制所述电压选择控制模块内的第一开关kp1、第二开关kn1、第三开关kp2及第四开关kn2的导通与关断，所述电压选择控制模块的第三输入端输入剩余电压Vo1_i，第四输入端输入偏置电压Vbias_i，所述电压选择控制模块包括第一开关kp1、第二开关kn1、第三开关kp2及第四开关kn2，所述第一开关kp1及第二开关kn1的第一端连接剩余电压Vo1_i，所述第三开关kp2及第四开关kn2的第一端连接偏置电压Vbias_i，所述第一开关kp1的第二端连接所述第四开关kn2的第二端，所述第二开关kn1的第二端连接所述第三开关kp2的第二端，其中，所述第一开关kp1及第三开关kp2为同时导通或同时关断，所述第二开关kn1及第四开关kn2为同时导通或同时关断，通过控制所述第一开关kp1、第二开关kn1、第三开关kp2及第四开关kn2可以实现剩余电压Vo1_i及偏置电压Vbias_i的输出位置转换。

整个量化求和电路的结构和时序分别如图8和图9所示。首先高位量化求和电路30会对输入的采样信号进行求和量化并产生一个剩余电压，然后第二级低位量化电路会对剩余电压再次量化，提高量化精度。当所有量化完成之后，系统会进行复位以进行下一次量化求和。从图9所示的时序图中，我们可以看到两次量化采用了类似流水线的结构，从而使得低位量化并不占用额外的时间。具体地，所述高位量化求和电路30运行N个周期后输出量化结果的高位部分，然后将剩余电压采样到低位量化求和电路40后，就会进行下一个量化过程，使得所述低位量化求和电路40的量化是在所述高位量化求和电路30的下一次量化的时间区间之内，因而不占用额外的系统时间，大大节省了量化时间，其中，N为像素阵列包含的像素个数，在本实施例中，N＝2ⁿ，其中，n为整整数。

如上所述，本发明的压缩感知CMOS图像传感器的量化求和电路，具有以下有益效果：

本发明提供了一种用于压缩感知CMOS图像传感器的求和量化电路，用于完成压缩感知采样过程；所述求和量化电路具有高位量化求和电路30及低位量化求和电路40两级结构，并采用流水线式的工作方式，使得低位量化求和电路40精细量化过程不占据额外的系统时间。另外，为了解决低位量化求和电路40输入电压可能为负值的问题，本发明提出了的解决方法可以使低位量化求和电路40输入电压始终处于非负状态，大大扩展了本发明的应用范围。

所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。