基于CMOS图像传感器的图像采集系统的制作方法

本实用新型属于数据采集处理技术领域，尤其涉及一种基于CMOS图像传感器的图像采集系统。

背景技术：

现有技术中用于高速运动物体的追踪拍摄，通常采用具有较高的采图帧率的高速图像采集处理装置。高速图像采集处理装置能够清晰、完整地记录运动过程，并克服了普通相机存在的模糊、重影、拖尾现象的缺陷，广泛应用于记录分析物体的运动变化、快速振动、微小变形等过程。当用于拍摄很高速度的运动物体时，要求装置具有非常高的采图频率，有时甚至需要达到纳秒级时间间隔频率。但是，现有技术中图像传感器的帧率的较少提高即导致价格的较大提高，特别是达到纳秒级时间间隔的的图像传感器，价格更是极其昂贵，因而在大量需要进行高速拍摄的场合，因高帧率图像传感器的价格制约而限制了其使用。显然，我们需要一种采图帧率更高并且价格更为低廉的高速图像采集装置，以适应越来越多的高速追踪拍摄的应用。

技术实现要素：

为了解决上述问题，本实用新型提供基于CMOS图像传感器的图像采集系统，采用FPGA+USB的模式，并采用CMOS图像传感器，实现了实时图像的快速采集处理。

本实用新型一种基于CMOS图像传感器的图像采集系统是通过以下技术方案来实现的：

基于CMOS图像传感器的图像采集系统，包括CIS感光成像模块、逻辑控制模块、缓存模块、传输模块和配置模块，所述CIS感光成像模块用于生成图像数据并将图像数据传输给逻辑控制模块，逻辑控制模块负责控制和连接各个模块，缓存模块存储图像数据，传输模块用于将图像数据传输至上位机系统，配置模块连接逻辑控制模块，用于将配置逻辑控制模块。

进一步的，所述CIS感光成像模块采用芯片为CMOS图像传感器。

进一步的，所述逻辑控制模块采用的芯片为FPGA。

进一步的，所述缓存模块采用两片SRAM芯片。

进一步的，所述传输模块采用USB传输，USB接口芯片采用的CY7C68013A。

需要说明的，所述FPGA芯片内设置有数字图像数据采集模块、总线配置模块、SRAM读写控制模块、图像处理模块和USB控制模块，数字图像数据采集模块与CIS感光成像模块相连接，SRAM读写控制模块与缓存模块相连接，USB控制模块与传输模块相连接，总线配置模块与配置模块相连接。

进一步的，所述配置模块采用芯片EPCQ64，EPCQ64的配置方式为JTAG配置和AS配置。

本实用新型具有的有益效果：

1、采用CMOS图像传感器作为图像采集的成像，具有集成度高、成本低、功耗低等特点；

2、采用FPGA作为主逻辑控制模块，具有成本低、速度快、功耗低和强大的并行处理能力的特点；

3、采用SRAM作为存储模块，具有速度快、稳定性高、性能高等特点；

4、采用USB作为传输模块，具有通用性强、兼容性好、数据传输速度快、支持热插播等特点；

5、本系统具有大吞吐量、传输速度高和工作稳定等特点。

附图说明

以下结合附图所示实施例的具体实施方式，对本实用新型的上述内容再作进一步的详细说明。

图1为本实用新型的系统结构图。

图2为本实用新型中FPGA内部划分图。

图3为本实用新型具体结构图。

具体实施方式

基于CMOS图像传感器的图像采集系统，如图1所示，包括CIS感光成像模块、逻辑控制模块、缓存模块、传输模块和配置模块，所述CIS感光成像模块用于生成图像数据并将图像数据传输给逻辑控制模块，逻辑控制模块负责控制和连接各个模块，缓存模块存储图像数据，传输模块用于将图像数据传输至上位机系统，配置模块连接逻辑控制模块，用于将配置逻辑控制模块。

进一步的，所述CIS感光成像模块采用芯片为CMOS图像传感器；CMOS图像传感器CUST-8341支持SPI接口和I²C总线接口，本实用新型选用I²C接口，FPGA作为主机，CUST-8341作为从器件，通过配置CMOS内的寄存器，可以控制其图像输出方式；其配置过程如下：先写入CUST-8341地址，然后再写入要配置寄存器地址，最后写入配置数据。写入一个寄存器值后，会返回一个应答信号(ACK)，如果传输正确，则继续写入寄存器地址和数据，如此循环，即可按配置完成CUST-8341内所有的寄存器，即完成了CUST-8341的初始化。

进一步的，所述逻辑控制模块采用的芯片为FPGA；速度等级达到7，有119088个逻辑单元，总共RAM位数3981312，288个18×18乘法器，4个PLL，531个I/O引脚，内部资源非常丰富，完全满足系统的要求。

需要说明的，如图2所示，所述FPGA芯片内设置有数字图像数据采集模块、总线配置模块、SRAM读写控制模块、图像处理模块和USB控制模块；如图3所示，数字图像数据采集模块与CIS感光成像模块相连接，SRAM读写控制模块与缓存模块相连接，USB控制模块与传输模块相连接，总线配置模块与配置模块相连接。

进一步的，所述缓存模块采用的芯片为SRAM；为了提高图像采集速度，采用了两片高速SRAM形成“乒乓模式”的缓存机制。两片SRAM通过三态门选择，可以相互切换，首先把一帧图像缓存到SRAM1中；下一个周期将下一帧图像缓存到SRAM2中，同时将SRAM1中的图像数据读出传输到上位机系统；再下一个周期，依然会把图像数据缓存到SRAM1中，同时将SRAM2中的图像数据读出传输到上位机系统。这样不仅减少了缓存的时间，同时提高了传输速度，并能有效防止丢帧现象。

进一步的，所述传输模块采用USB传输；USB传输负责向上位机系统传输数据。USB接口芯片采用的CY7C68013A；内部集成了USB收发器、增强型8051控制器、智能串行引擎、通用可编程接口、8.5KB的RAM和4KB的FIFO存储器，加快数据传输的速度。

进一步的，所述配置模块采用芯片EPCQ64，EPCQ64的配置方式为JTAG配置和AS配置，JTAG配置主要是为了调试系统，直接对象是FPGA芯片；而AS配置对象是配置程序芯片EPCQ64，实现了连续工作，且掉电不丢失。

本实用新型的工作过程如下：

系统上电后，首先配置FPGA芯片，把配置芯片EPCQ64内完成设计的程序读出流进FPGA内部，FPGA芯片就会按照配置工作。其次，需要配置CIS感光成像模块，把配置文件加载到上位机系统，并生成配置命令，通过I²C总线传输配置CIS感光成像模块的配置数据，在FPGA的控制下对CIS感光成像模块内部寄存器进行配置，CIS感光成像模块就会按照一定的方式输出10位数字信号和相关控制信号。在配置中，可以在FPGA内插入延迟程序，上电后一定延迟再向CIS感光成像模块传输配置信号，以保证配置工作的正确性。配置完成后，CIS感光成像模块就会按照配置方式源源不断地生成图像数据，面对如此巨大的数据量，需要先在SRAM缓存机制内缓存一下，此时用到的是SRAM的异步FIFO方式。缓存机制采用两片高速SRAM进行乒乓操作，从而保证不丢帧且有较高传输速度。最后，FPGA作为主机，USB接口芯片只作为从属器件，通过固件程序把接口芯片配置成Slave FIFO方式，把图像数据通过USB总线传输到上位机系统，上位机可以实现实时显示，通过分析图像可以对CIS的一些性能参数进行测试。

本实用新型所举实施方式或者实施例对本实用新型的目的、技术方案和优点进行了进一步详细说明，所应理解的是，以上所举实施方式或者实施例仅为本实用新型的优选实施方式而已，并不用以限制本实用新型，凡在本实用新型的精神和原则之内对本实用新型所作的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。