一种视频图像的实时采集及显示系统的制作方法

本实用新型涉及一种视频技术领域，尤其涉及一种视频图像的实时采集及显示系统。

背景技术：

研究人员在实验过程中，往往需要对视频图像进行实时观察，因此，为了满足视频图像实时采集和显示的需要，视频数据的接收和显示需同时进行。

现有的视频图像的实时采集及显示系统往往由多种部件集成（如，摄像头驱动芯、FPGA板、同步动态随机存储器及液晶屏等），但是各部件的工作时钟频率均不相同，使得各部件之间会产生异步时钟域问题。

因此，设计一种新颖的视频图像的实时采集及显示系统，以解决各部件之间产生异步时钟域问题并实现视频图像的实时采集和显示，已成为亟待解决的问题。

技术实现要素：

本实用新型所要解决的技术问题在于，提供一种结构简单的视频图像的实时采集及显示系统，可实现数据的有效缓冲，解决设备之间的异步时钟域问题。

本实用新型所要解决的技术问题还在于，提供一种视频图像的实时采集及显示系统，可实现视频图像的实时采集和显示。

为了解决上述技术问题，本实用新型提供了一种视频图像的实时采集及显示系统，包括用于采集视频图像的摄像头驱动芯片、第一异步数据缓存器、FPGA板、随机存储单元、第二异步数据缓存器及用于显示视频图像的液晶屏；所述摄像头驱动芯片、第一异步数据缓存器、FPGA板、随机存储单元、第二异步数据缓存器及液晶屏依次相连。

作为上述方案的改进，所述FPGA板内设有锁相环路。

作为上述方案的改进，所述随机存储单元包括同步动态随机存储器。

作为上述方案的改进，所述随机存储单元还包括写数据缓存器、第一数据选择器、第二数据选择器及读数据缓存器，所述写数据缓存器、第一数据选择器、同步动态随机存储器、第二数据选择器及读数据缓存器依次相连。

作为上述方案的改进，所述同步动态随机存储器内设有相互并联的第一存储器及第二存储器。

作为上述方案的改进，所述摄像头驱动芯片的型号为MT9M111。

实施本实用新型的有益效果在于：

本实用新型中，摄像头驱动芯片与FPGA板之间通过第一异步数据缓存器相连，实现了数据的有效缓冲，解决摄像头驱动芯片MT9M111与FPGA板之间的异步时钟域问题；同理，同步动态随机存储器与液晶屏之间通过第二异步数据缓存器相连，实现了数据的有效缓冲，解决同步动态随机存储器与液晶屏之间的异步时钟域问题。

同时，本实用新型利用写数据缓存器、第一数据选择器、同步动态随机存储器、第二数据选择器及读数据缓存器构建随机存储单元，并结合乒乓操作，有效地利用和节省存储器资源，并实现视频图像的实时采集和显示。

附图说明

图1是本实用新型视频图像的实时采集及显示系统的结构示意图；

图2是本实用新型中随机存储单元的结构示意图。

具体实施方式

为使本实用新型的目的、技术方案和优点更加清楚，下面将结合附图对本实用新型作进一步地详细描述。仅此声明，本发明在文中出现或即将出现的上、下、左、右、前、后、内、外等方位用词，仅以本发明的附图为基准，其并不是对本发明的具体限定。

参见图1，图1显示了本实用新型视频图像的实时采集及显示系统的具体结构，其包括用于采集视频图像的摄像头驱动芯片1、第一异步数据缓存器2、FPGA板3、随机存储单元4、第二异步数据缓存器5及用于显示视频图像的液晶屏6；所述摄像头驱动芯片1、第一异步数据缓存器2、FPGA板3、随机存储单元4、第二异步数据缓存器5及液晶屏6依次相连；其中，所述摄像头驱动芯片1优选为MT9M111，所述第一异步数据缓存器2及第二异步数据缓存器5为FIFO（First In First Out ）数据缓存器，所述随机存储单元4包括同步动态随机存储器43（SDRAM，Synchronous Dynamic Random Access Memory）。

进一步，所述FPGA（Field-Programmable Gate Array）板内设有锁相环路（PLL）。具体地，所述锁相环通由鉴相器（PD）、环路滤（LF）和压控振荡器（VCO）三部分组成。通过FPGA板3内的锁相环路可利用外部输入的参考信号控制环路内部振荡信号的频率和相位。

需要说明的是，由于摄像头驱动芯片1MT9M111的工作时钟频率为25MHZ，因此图像数据的接收、格式转换是在25MHZ的时钟频率下进行；而FPGA板3上输入时钟频率为50MHZ，使得摄像头驱动芯片1MT9M111与FPGA板3之间会产生异步时钟域问题；因此，本实用新型中，摄像头驱动芯片1MT9M111与FPGA板3之间通过第一异步数据缓存器2相连，可有效实现数据缓冲以解决摄像头驱动芯片1MT9M111与FPGA板3之间的异步时钟域问题。同理，由于液晶屏6的输出像素时钟频率为19.28MHZ；同步动态随机存储器43SDRAM使用的时钟频率为100MHZ（其中，同步动态随机存储器43SDRAM使用的时钟频率值是由FPGA板3上的输入时钟频率50MHZ经过内部的PLL两倍频后所获得）；因此，本实用新型中，同步动态随机存储器43SDRAM与液晶屏6之间通过第二异步数据缓存器5相连，可有效实现数据缓冲以解决同步动态随机存储器43SDRAM与液晶屏6之间的异步时钟域问题。

如图2所示，所述随机存储单元4还包括写数据缓存器41、第一数据选择器42（MUX）、第二数据选择器44（MUX）及读数据缓存器45，所述写数据缓存器41、第一数据选择器42、同步动态随机存储器43、第二数据选择器44及读数据缓存器45依次相连。其中，所述同步动态随机存储器43内设有相互并联的第一存储器43a及第二存储器43b。优选地，所述写数据缓存器41及读数据缓存器45为FIFO（First In First Out ）数据缓存器。

需要说明的是，为了满足视频图像实时采集和显示的需要，视频数据的接收和显示需同时进行。而同步动态随机存储器43SDRAM作为单端口器件，不能同时进行数据的写入和读出。因此，要实现同时读写，必须采用乒乓操作来完成，从而有效地利用和节省存储器资源，并实现视频图像的实时采集和显示。

具体地，写数据缓存器41的输入数据流通过第一数据选择器42将数据流等时分配到第一存储器43a及第二存储器43b。在第一个缓冲周期，将输入的数据流缓存到第一存储器43a；在第二个缓冲周期，通过第一数据选择器42的切换，将输入的数据流缓存到第二存储器43b，同时将第一存储器43a缓存的第一个周期数据通过第二数据选择器44的选择，送到读数据缓存器45；在第三个缓冲周期通过第一数据选择器42的再次切换，将输入的数据流缓存到第一存储器43a，同时将第二存储器43b缓存的第二个周期的数据通过第二数据选择器44切换，送到读数据缓存器45。如此循环。

由上可知，本实用新型中，摄像头驱动芯片1MT9M111与FPGA板3之间通过第一异步数据缓存器2相连，实现了数据的有效缓冲，解决摄像头驱动芯片1MT9M111与FPGA板3之间的异步时钟域问题；同理，同步动态随机存储器43SDRAM与液晶屏6之间通过第二异步数据缓存器5相连，实现了数据的有效缓冲，解决同步动态随机存储器43SDRAM与液晶屏6之间的异步时钟域问题。同时，本实用新型利用写数据缓存器41、第一数据选择器42（MUX）、同步动态随机存储器43、第二数据选择器44（MUX）及读数据缓存器45构建随机存储单元4，结合乒乓操作，有效地利用和节省存储器资源，并实现视频图像的实时采集和显示。

以上所述是本实用新型的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也视为本实用新型的保护范围。