一种均匀信道化的实现方法与流程

本发明涉及数字信号处理技术领域，特别是一种数字信道化的实现方法。

背景技术：

数字信道化是一种重要的数字信号处理方法，有着广泛的应用。目前实现数字信道化的平台有DSP、FPGA、ASIC等，用DSP等通用数字信号处理器实现会受限于运行速度慢、数据吞吐量不足，用FPGA、ASIC这类硬件性质的芯片实现会受限于资源、面积。目前实现数字信道化的方法有两种：①基于低通滤波器组的数字信道化；②基于多相滤波结构的数字信道化。

低通滤波器组的数字信道化结构中，先用一组数字下变频将信号的不同频带变到基带，再通过一组低通滤波器滤出不同频带的基带信号，再抽取。低通滤波器组结构的信道化资源消耗巨大、运算浪费严重，不适合直接实现。

多相滤波结构的数字信道化是由低通滤波器组结构推导出来的高效结构，能大幅度减少所需要的运算量。多相滤波结构是先将输入信号抽取，然后用原型滤波器的多相分量进行滤波，最后对多路滤波的输出进行DFT运算得到各信道的输出。多相滤波结构将抽取转移到滤波前面，每个支路共享一个原型滤波器，可以用FFT运算代替DFT运算。与低通滤波器组相比，多相滤波结构能大量减少运算量，是目前信道化的首选方法。但是在FPGA、ASIC中实现多相滤波结构还存在一些问题，抽取后数据率降低很多，如果以抽取后的数据率进行后续运算，不能充分发挥FPGA、ASIC的高速性能，资源浪费严重；如果以抽取前的数据率进行后续运算，采用时分复用的方式进行后续运算，虽然能充分发挥FPGA、ASIC的高速特性、降低资源消耗，但是需要处理跨时钟域问题、控制也将变得很复杂。

技术实现要素：

为了解决上述技术问题，本发明提供了一种新的高效信道化结构，运算量与多相滤波信道化结构相当。在FPGA、ASIC中实现该结构时，整个结构都能以最快的时钟运行，既能充分发挥FPGA、ASIC的高速特性、降低资源消耗，也不需要复杂的控制。

本发明提供的一种均匀信道化的实现方法，其特征在于，包括：

确定信道化数目：根据每个信道带宽与信号的采样率确定信道化的数目D；D取偶数；

设计低通滤波器：低通滤波器h₁[n]的系数个数不为D的整数倍时，则在h₁[n]的后面补零得到h[n]，h[n]的系数个数是D的N倍；N为正整数；

滤波器系数分组：倒序h[n]的系数得到h₂[n]，将h₂[n]的N×D个系数顺序、均匀分成N组，每组系数为D个；

信道化偶数输出：输入信号x[n]分别延迟KD，K＝0,1,…,N-1，得到N路信号，N路信号在节拍控制下按D个数据为一帧分别与N组滤波器系数中的D个系数相乘并对应相加，得到D个数据输出，再对这D个数据进行D点DFT运算即得到D个信道化偶数输出结果；

信道化奇数输出：输入信号x[n]分别延迟KD+D/2，K＝0,1,…,N-1，得到N路信号，N路信号在节拍控制下按D个数据为一帧分别与N组滤波器系数中的D个系数相乘并对应相加，得到D个数据输出，再对这D个数据进行D点DFT运算，对DFT运算得到的D个数据中序号为奇数的数据再分别乘以-1，即得到D个信道化奇数输出结果，DFT运算得到的D个数据的序号依次为0、1、2、…、D-1；

输出信道化结果：根据控制节拍，交替输出信道化偶数输出结果和信道化奇数输出结果。

优选的，D为不小于fs/BW的偶数，其中fs为信号的采样率，BW为每个信道的带宽。

优选的，设计低通滤波器的步骤中：采用信道一半交叠的方式划分信道，在阻带抑制需求下得到低通滤波器h₁[n]。

由于采用了上述技术方案，本发明具有以下优点：

本发明能充分利用FPGA、ASIC上的资源高效地实现均匀信道化。本发明所有运算都在同一个时钟控制下进行，不存在抽取操作、时钟域过渡、资源时分复用等，同时结构简单，非常适合在硬件上实现。

附图说明

本发明将通过例子并参照附图的方式说明，其中：

图1为本发明的数据处理流程图。

图2为本发明中低通滤波器的时频特性图。

图3为验证实验中的输入信号时频图。

图4为本发明通道1输出结果与信道1中心频率变频滤波结果对比。

图5为本发明通道2输出结果与信道2中心频率变频滤波结果对比。

具体实施方式

本说明书中公开的所有特征，或公开的所有方法或过程中的步骤，除了互相排斥的特征和/或步骤以外，均可以以任何方式组合。

本说明书中公开的任一特征，除非特别叙述，均可被其他等效或具有类似目的的替代特征加以替换。即，除非特别叙述，每个特征只是一系列等效或类似特征中的一个例子而已。

如图1所示，本发明为实现上述目的，本发明包括以下步骤：

确定信道化数目：根据系统对每个信道带宽的需求和信号的采样率可确定信道化的数目D，具体的D为不小于fs/BW的偶数，其中fs为信号的采样率，BW为每个信道的带宽。

本发明中采用信道一半交叠的方式划分信道，为保证不模糊，信道化后的抽取率为D/2，故D应为偶数。

设计低通滤波器：采用信道一半交叠的方式划分信道，在阻带抑制需求下得到低通滤波器h₁[n]。如果滤波器系数的个数不是D的整数倍，则在h₁[n]的后面补零得到h[n]，使h[n]的系数的个数是D的N倍，h[n]即为设计的低通滤波器表达式。

信道一半交叠是指每个信道的单边过渡带(高或低)是通带的一半，画出每个信道的幅频曲线，相邻信道有一半的带宽是重叠的，且所有信道的通带之和覆盖整个带宽。

滤波器系数分组：倒序h[n]的系数得到h₂[n]，将h₂[n]的N×D个系数顺序、均匀分成N组，每组系数为D个。N组系数分别对应图1中的CoefVec1、CoefVec2、…、CoefVecN。

信道化偶数输出：输入信号x[n]分别延迟KD(K＝0,1,…,N-1)，得到N路信号，N路信号在节拍控制下按D个数据为一帧分别与N组滤波器系数相乘并对应相加得到D个数据，再对这D个数据进行D点DFT运算即得到D个信道下变滤波抽取D/2后的偶数输出结果。

这里的相乘并对应相加是指N路信号在节拍控制下分别输出一帧数据，N路信号的一帧数据(D点数据)分别与N组滤波器系数对应相乘(每组包含D个系数)，之后N路信号的第一个乘积结果相加得到即将进行DFT运算的第一个输入数据点，N路信号的第二个乘积结果相加得到即将进行DFT运算的第二个输入数据点，依次类推，N路信号的第D个乘积结果相加得到即将进行DFT运算的第D个输入数据点。

信道化奇数输出：输入信号x[n]分别延迟KD+D/2(K＝0,1,…,N-1)得到N路信号，N路信号在节拍控制下按D个数据为一帧分别与所述N组滤波器系数相乘并对应相加得到D个数据点，再对这D个数据点进行D点DFT运算。再将D点DFT运算的结果中序号为基数的数据分别乘以-1，即得到D个信道下变滤波抽取D/2后的奇数输出结果。设DFT运算结果为m[0]、m[1]、m[2]、…、m[D-1]，将其中序号为1、3、5、…、D-1的数据乘以-1(D为偶数)，序号为偶数的数据不变，作为D个信道下变滤波抽取D/2后的奇数输出结果，即结果为m[0]、-m[1]、m[2]、-m[3]、…、-m[D-1]。

本步骤中的相乘并对应相加的含义与前一步骤相同。

输出信道化结果：根据控制节拍，交替输出信道化偶数输出和信道化奇数输出，输出的数据流即为D个信道下变滤波抽取D/2后的结果。

从图1数据处理流程图可以看出，该方法在DFT运算前不存在抽取，抽取是通过滑帧DFT实现的，具有适合硬件实现的优点。应用本发明在FPGA、ASIC上实现信道化时，能充分利用这类器件的高速特性。

为了证明本发明与传统的低通滤波器组方法有相同的效果，实验输入时域上重叠、频域上可分的两个信号的和，分别用本方法与低通滤波器组方法进行信道化，并对比相同信道的结果。

设置仿真条件为：采样率为800Hz，仿真时间为2s；信号1是起始频率为51Hz，调频斜率为2Hz/s的线性调频信号；信号2是频率为103Hz的单载频信号；原型低通滤波器是用MATLAB滤波器工具设计的，通带频率为25Hz，截止频率为50Hz；信道化数目为D＝16。图2是原型低通滤波器的时频图，图3是两个信号和的时频图。

图4和图5是两种方法信道化后存在信号的信道输出对比。两图左边的图是本方法信道化后的信号，右边的图是用本方法相应信道的中心频率对输入信号下变频，然后通过低通滤波器，再抽取后的结果。从图中可以看出，本方法确实和滤波器组信道化方法具有相同的效果。

本发明并不局限于前述的具体实施方式。本发明扩展到任何在本说明书中披露的新特征或任何新的组合，以及披露的任一新的方法或过程的步骤或任何新的组合。