实体层电路、时钟恢复电路与其频偏纠正方法与流程

本发明是有关于一种实体层电路、时钟恢复电路与其频偏纠正方法，且特别是有关于一种设置于接收器的实体层电路、时钟恢复电路与其频偏纠正方法。

背景技术：

请参见图1，其系通讯系统之信号传送的示意图。传送器11传出的传送信号str经过通道13传送至接收器15。因为通道13存在杂讯干扰的缘故，传送信号str经过通道13后产生的接收信号srv带有码间干扰(inter-symbolinterference，简称为isi)。此外，传送器11与接收器15两侧的时钟信号也存在同步的问题。

例如，超高速乙太网路(gigabitethernet)规范的连续性接收参考频率为125mhz。因此，设计超高速乙太网路的接收器15与传送器11电路时，需要依循125mhz的规定设计时钟信号，也就是每个时钟周期的长度应为8奈秒(nanosecond)。尽管如此，实际设计接收器15与传送器11电路的时钟信号时，通常无法完全精准的符合125mhz的规定。因此，通讯系统亦规范可容许的频率误差范围。

假设传送器11的传送频率ftr与参考频率fc的误差为δf1，而接收器15的接收频率frv与参考频率fc的误差为δf2。则，传送器11的时钟信号的频率(传送频率ftr)可能介于(fc-δf1)与(fc+δf1)间。所述的参考频率fc例如为规范的125mhz。另一方面，接收器15的时钟信号的频率(接收频率frv)，可能介于(fc-δf2)与(fc+δf2)间。因此，传送器11及接收器15的时钟信号之间即可能存在频率偏移(frequencyoffset)。

请参见图2，其系传送频率与接收频率的频率偏移范围之示意图。通讯系统中，频率误差值通常以百万分之一(ppm)等级为单位。假设传送频率ftr相对于参考频率fc的误差δf1＝50ppm，而接收频率frv相对于参考频率fc的误差为δf2＝100ppm。则，传送频率ftr与接收频率frv之间的最大误差maxδf可达150ppm。即，maxδf＝|δf1|+|δf2|。

因此，在传送频率ftr与接收频率frv各自都可能存在误差的情况下，传送信号str与接收信号srv间存在频率偏移的现象，并将影响接收信号srv的处理。如何让频率偏移(以下简称频偏)的影响降低，进而使接收器能快速且正确地还原接收信号相当重要。

技术实现要素：

本发明是有关于一种时钟恢复电路、实体层电路与其频偏纠正方法。本发明的实体层电路与其频偏纠正方法可在大频偏的情况下，快速的补偿本地时钟信号的频偏现象。连带的，实体层电路中的模数转换器、均衡器与时钟恢复电路均可快速进入稳定状态。

根据本发明之第一方面，提出一种时钟恢复电路，包含：鉴相器、环路滤波器、自由转动电路、输出电路及控制器。鉴相器接收依据一采样时钟信号采样的均衡化采样信号以于多个时间窗口分别计算多个相位差。环路滤波器电连接于鉴相器，其系依据来自鉴相器的多个相位差而于时间窗口对应产生环路脉冲。自由转动电路用以产生自由转动脉冲。输出电路电连接于环路滤波器及自由转动电路，用以接收各个环路脉冲及各个自由转动脉冲，并根据该等环路脉冲及该等自由转动脉冲分别产生对应的多个相位移动脉冲。控制器电连接于自由转动电路及输出电路，根据输出电路在先前时间窗口的期间产生的多个相位移动脉冲而计算第一累积频偏纠正量。自由转动电路在先前时间窗口之后的当前时间窗口中依据第一累积频偏纠正量而周期性产生所述的自由转动脉冲。采样时钟信号则系依据该输出电路产生的相位移动脉冲而更新。

根据本发明之第二方面，提出一种实体层电路，包含均衡器及上述的时钟恢复电路。其中，均衡器对经过采样时钟信号采样的数位接收信号进行均衡化处理，并产生均衡化采样信号以传送给时钟恢复电路进行上述的处理。

根据本发明之第三方面，提出一种频偏纠正方法，应用于一接收器的实体层电路，所述方法包含：对依据采样时钟信号采样的数位接收信号进行均衡化处理，并产生均衡化采样信号；于多个时间窗口根据所述均衡化采样信号计算多个相位差并对应产生多个环路脉冲；在该等时间窗口中的一当前时间窗口的期间，依据第一累积频偏纠正量而周期性产生多个自由转动脉冲；根据该等环路脉冲及该等自由转动脉冲分别产生对应的多个相位移动脉冲；及依据该等相位移动脉冲而更新采样时钟信号。其中，所述的第一累积频偏纠正量是根据当前时间窗口之前的一先前时间窗口的期间产生的该等相位移动脉冲而算出。

为了对本发明之上述及其他方面有更佳的了解，下文特举实施例，并配合附图详细说明如下：

附图说明

图1为通讯系统之信号传送的示意图。

图2为传送频率与接收频率间的频率偏移范围示意图。

图3为依据本发明一实施例所绘示的接收器的实体层电路之方块图。

图4为依据本发明一实施例所绘示的实体层电路方块图。

图5为依据本发明一实施例所绘示的频偏纠正方法流程图。

图6为依据本发明一实施例之频偏纠正方法所绘示的各个子校正期间纠正频偏之示意图。

图7为依据本发明另一实施例之频偏纠正方法所绘示的逾时操作的流程图。

图8为根据本发明另一实施例之频偏纠正方法所绘示的最后校正的流程图。

图9为依据本发明另一实施例的实体层电路所绘示的相位插值器产生的信号之波形示意图。

图10为依据本发明另一实施例的实体层电路所绘示的相位时钟产生器产生的信号之波形示意图。

具体实施方式

请参见图3，其系本发明一实施例之接收器的实体层电路之示意图。本实施例的实体层电路20包含：模数转换器21、均衡器23、时钟恢复电路25与锁相环27。模数转换器21电连接于均衡器23与锁相环27；时钟恢复电路25亦电连接于均衡器23与锁相环27。此外，实体层电路20还可包含电连接于锁相环27的本地震荡器29。本地震荡器29提供本地时钟信号clkloc至锁相环27。或者，本地震荡器29也可能不在实体层电路20内。所述的接收器例如是乙太网路或超高速乙太网路接收器。

在图3中，时钟恢复电路25的输入来自均衡器23；而均衡器23的输入来自模数转换器21。其中，时钟恢复电路25可根据接收自均衡器23的信号来估计时钟信号的时钟误差(timingerror)，以便调整模数转换器21使用的采样时钟信号clksam，让模数转换器21依据采样时钟信号clksam对接收信号srv进行采样(sample)，使传送器及接收器的时钟趋于同步。具体来说，由于本地震荡器29产生的本地时钟信号clkloc无法直接被改变，因此，时钟恢复电路25会根据估计出的时钟误差，产生相对应的调整信号给锁相环27。此外，锁相环27依据本地时钟信号clkloc及时钟恢复电路25传送的调整信号而产生采样时钟信号clksam给模数转换器21及接收器中的其他电路，使各个电路基于采样时钟信号clksam运作。因此，均衡器23及时钟恢复电路25均基于被调整后的采样时钟信号clksam而运作。

因此，若均衡器23长时间无法消除信道影响(如干扰)而不收敛时，输出给时钟恢复电路25的信号的误码率会偏高，导致时钟恢复电路25难以正确估计出信号的时钟误差、甚至长时间也无法收敛。一旦时钟恢复电路25无法顺利收敛，又会导致模数转换器21所使用的采样时钟信号clksam具有较大的采样偏差。连带的，采样偏差也会导致均衡器23更难以收敛，甚至影响到接收信号srv后续的解码处理。换言之，模数转换器21、均衡器23与时钟恢复电路25彼此互相影响。

如前所述，传送器与接收器的时钟信号均可能存在误差。因此，接收器的本地时钟信号clkloc的周期与传送器的传送时钟信号clktr的周期通常并不一致。此种时钟周期不一致的情况，也连带使本地时钟信号clkloc与传送时钟信号clktr间存在相位差异。

虽然时钟恢复电路25通常设有鉴相器及环路滤波器，可用于侦测相位差异以纠正频偏，进而消除时钟信号不同步的情况。但是当本地时钟信号clkloc与传送时钟信号clktr间一开始存在过大的频偏(例如150ppm以上)时，时钟恢复电路25为了估计频偏也会引入较大的噪声，使得鉴相器所估计出来的相位差不容易准确，造成后续模数转换器21、均衡器23都无法取得准确的信号进行处理。接着，均衡器23又因此无法顺利消除信号中的信道影响，输出不正确的信号给时钟恢复电路25纠正频偏，形成循环。因此，单纯使用鉴相器及环路滤波器的设计，较难以快速且顺利地估计及纠正大频偏，甚至可能导致传送器和接收器之间无法达成同步。

为此，本发明的时钟恢复电路25提出本地时钟信号clkloc与传送时钟信号clktr间存在频偏时，除了利用鉴相器计算到的相位差来纠正频偏外，更累计已被估计出的频偏自动加以纠正。藉此可缩小残余频偏，使鉴相器计算相位差时可能产生的误差越来越小，以便时钟恢复电路25即使在传送器与接收器原本存在大频偏的情况下也能迅速且准确地纠正频偏，促进时钟恢复电路25及均衡器23的收敛，达到传送器和接收器之间的同步。

请参见图4，其系本发明其中一接收器的一实体层电路20实施例中更详细的主要电路之示意图。模数转换器21接收来自传送器的模拟接收信号srv_a后，依据锁相环27所提供的采样时钟信号clksam采样产生数位接收信号srv_d并传送至均衡器23。均衡器23对数位接收信号srv_d进行均衡化处理，以消除数位接收信号srv_d中的通道影响。其后，均衡器23可产生并传送均衡化采样信号至时钟恢复电路25以供进行频偏的估计与纠正。时钟恢复电路25另可产生相位移动脉冲至锁相环27。随着将相位前移或后移的不同目的，相位移动脉冲可为相位前移脉冲phadv，或是相位后移脉冲phret。采样时钟信号clksam即是对应相位移动脉冲而更新。

本实施的均衡器23进一步可包含加法器231、237、239、判决电路233、回授滤波电路235。加法器231电连接于模数转换器21、判决电路233与回授滤波电路235。加法器231将自模数转换器21接收的数位接收信号srv_d，与自回授滤波电路235接收的回授滤波信号bk相减后，产生判决前信号ak。判决电路233自加法器231接收判决前信号ak，并根据判决前信号ak而产生判决后信号ak’。加法器237电连接于判决电路233与鉴相器251。加法器237从判决电路233接收判决前信号ak与判决后信号ak’后，产生判决误差ek至鉴相器251。回授滤波电路235对判决后信号ak’进行滤波以产生回授滤波信号bk。加法器239电连接于判决电路233与回授滤波电路235。加法器239分别自判决电路233接收判决后信号ak’，以及自回授滤波电路235接收回授滤波信号bk后，依据判决后信号ak’与回授滤波信号bk产生还原接收信号dk。

还原接收信号dk与数位接收信号srv_d之间的误差取决于采样时钟信号clksam。另一方面，当均衡器23处于收敛状态时，还原接收信号dk与数位接收信号srv_d之间的误差，相当于判决前信号ak与判决后信号ak’之间的判决误差ek。据此，当均衡器23处于收敛状态时，判决误差ek将受到采样时钟信号clksam的影响。由此可知，判决前信号ak与判决后信号ak’之间的判决误差ek，可以反映采样时钟信号clksam的状态。例如，藉由判决误差ek得知目前的采样时钟信号clksam与传送时钟信号clktr之间的相位差异。本实例中，均衡器23所输出的均衡化采样信号可包括所述还原接收信号dk及判决误差ek。

接着说明时钟恢复电路25的内部元件与运作方式。在本实施例中，时钟恢复电路25进一步可包含鉴相器(phasedetector)251、环路滤波器(loopfilter)253、控制器255、自由转动电路(freewheelcircuit)257、跨越电路(skipcircuit)258，以及输出电路(outputcircuit)259。其中，控制器255电连接于鉴相器251、自由转动电路257、跨越电路258以及输出电路259；输出电路259电连接于环路滤波器253、自由转动电路257以及跨越电路258。

鉴相器251电连接于均衡器23，并可持续接收来自均衡器23输出的均衡化采样信号而计算目前的采样时钟信号clksam与传送时钟信号clktr之间的相位差并据以产生相位偏差信号phdet。鉴相器251并将相位偏差信号phdet传送至环路滤波器253。与鉴相器251电连接的环路滤波器253用于滤除相位偏差信号phdet的杂讯并将相位偏差信号phdet与一预设值进行比较。当环路滤波器253判断相位偏差信号phdet所对应的相位差异超过预设值时，环路滤波器253将产生环路脉冲plslp(可为环路前移脉冲或环路后移脉冲)至输出电路259。然而，本发明中鉴相器251计算相位偏差信号phdet及环路滤波器253产生环路脉冲plslp的方式并不限于前述。此外，为便于说明，以下实施例中根据鉴相器251与环路滤波器253产生的环路脉冲plslp而纠正的频偏量，称为环路修正量phlp。

控制器255用以控制鉴相器251及自由转动电路257。此外，控制器255连接到输出电路259，以根据输出电路259产生的相位移动脉冲(包括相位前移脉冲phadv、相位后移脉冲phret或两者的组合)而计算每个时间窗口估计出的频偏。

如以下式1所示，控制器255可依据输出电路259在一时间窗口中产生的相位前移脉冲的数量n_phadv、相位后移脉冲的数量n_phret、相位步阶的数量n_step(例如，64或128)，以及时间窗口的长度ttw(例如，0.5毫秒)等参数，计算每个时间窗口的累积频偏纠正量phacc(单位为ppm)。

控制器255可产生自由转动电路控制信号ctrlfw以致能自由转动电路257，并将累积频偏纠正量phacc传送至自由转动电路257。自由转动电路257可根据接收到的累积频偏纠正量phacc，周期性的产生并传送自由转动脉冲plsfw(可为自由转动前移脉冲或自由转动后移脉冲)至输出电路259。

再者，在另一实施例中，控制器255还进一步控制均衡器23，于必要时传送信号以重置均衡器23。具体来说，均衡器23除输出均衡化采样信号外，还可传送判决后信号ak’给控制器255。控制器255依据判决后信号ak’判断均衡器23的输出是否异常。并在判断均衡器23输出异常的时候，控制器255产生均衡器重置信号rsteq至均衡器23，使均衡器23重启。控制器255与均衡器23之间的运作亦将于后述。

根据本发明的实施例，输出电路259可采用逻辑或(or)闸实现，用以接收环路滤波器253、自由转动电路257分别根据不同的情况而产生的脉冲，进而对应输出相位前移脉冲phadv或相位前移脉冲phret使锁相环27输出采样时钟信号clksam。

在传送器与接收器之间的频偏过大时，鉴相器251计算出的相位差会存在较大的误差，因此影响了纠正频偏的能力。故如前所述，单纯依靠鉴相器251与环路滤波器253产生的环路修正量phlp来纠正大频偏，容易使时钟恢复电路25长时间无法收敛，进而也影响均衡器23的收敛，造成时钟无法同步。据此，本发明的实施例进一步使用自由转动电路257，提高时钟恢复电路25纠正频偏的能力与速度。

因此，输出电路259亦会由自由转动电路257接收自由转动脉冲plsfw。自由转动脉冲plsfw的用途是，对经过多个时钟周期后，基于频偏所累积产生的相位偏差的总量可达到一个相位步阶的幅度时，利用自由转动脉冲plsfw，反向调整一个相位步阶phstep以消除相位偏差。

即便本地时钟信号clkloc与传送时钟信号clktr一开始的相位彼此一致，在修正速度落后频偏所产生之相位偏差的速度的情况下，只要经过多个时钟周期后，基于频偏所衍生之相位偏差的总量仍将增加。根据本发明的构想，每当相位偏差的总量累积到一定程度(大于或等于一个相位步阶phstep)时，自由转动电路257便对应产生自由转动脉冲plsfw，并传送到输出电路259，使输出电路259对应产生相位前移脉冲phadv或相位后移脉冲phret。藉此，可减少鉴相器251计算相位差的负担，帮助鉴相器251更快逼近实际的频偏。

于另一实施中，控制器255更可产生跨越电路控制信号ctrlskip以控制跨越电路258产生跨越脉冲plsskp(可为向前跨越脉冲或向后跨越脉冲)至输出电路259。因此，输出电路259除可依据环路滤波器253及自由转动电路257任一者的输出而产生脉冲给锁相环27外，当输出电路259接收到向前跨越脉冲时，也会对应产生并输出相位前移脉冲phadv至锁相环27。或者，当输出电路259接收向后跨越脉冲时，便对应产生并输出相位后移脉冲phret至锁相环27。

在一实施例中，锁相环27进一步可包含彼此电连接的相位插值器(phaseinterpolator)271与相位时钟产生器(phaseclockgenerator)273。其中，相位插值器271可电连接于本地震荡器(图4未示)以获得本地时钟信号clkloc；相位时钟产生器273电连接于输出电路259与模数转换器21。锁相环27根据输出电路259产生的相位前移脉冲phadv与相位后移脉冲phret，将本地时钟信号clkloc偏移后，产生对应的移位时钟信号clksft以做为新的采样时钟信号clksam至模数转换器21。例如当锁相环27接收到相位前移脉冲phadv，则可选择比目前所使用的采样时钟信号clssam提前一个相位的移位时钟信号clksft做为新的采样时钟信号clksam；反之，当接收到相位后移脉冲phadv，则可选择比目前所使用的采样时钟信号clssam滞后一个相位的移位时钟信号clksft做为新的采样时钟信号clksam。相位插值器271及相位时钟产生器273的细节将分别于后述的图9及图10说明。

请参见图5，其系依据本发明构想之实施例的频偏纠正方法的流程图。首先，若接收器刚启动，时钟恢复电路25处于等待状态(步骤s301)，接着进入校正状态执行校正程序(步骤s303)。在其他实施例中，步骤s301亦可省略。步骤s303进一步包含以下步骤。

执行初始校正(步骤s303a)，以及执行递回校正(步骤s303b)。每次执行递回校正后，控制器255判断结束递回校正的预设条件是否满足(步骤s303c)。根据本发明的实施例，预设条件可根据控制器255在两个前后的子校正期间(本实施例中亦称先前时间窗口的期间及当前时间窗口的期间)，估测的累积频偏纠正量phacc的比较结果而定义。假设在前一个子校正期间估测的累积频偏纠正量phacc1与当前子校正期间估测的累积频偏纠正量phacc2之间的差值小于预设差值门槛phacc_th时，便视为预设条件成立。即，|phacc1-phacc2|≦phacc_th时，视为预设条件成立。

若满足预设条件，在一实施例中，时钟恢复电路25更可执行最后校正(步骤s303d)关于时钟恢复电路25如何进行校正流程，后续将以第6、7、8图说明。此外，当步骤s303c的判断结果为否定时，时钟恢复电路25重复执行步骤s303b的递回校正。

值得一提的是，在一实施例中，执行步骤s303b的递回校正过程中，控制器255还可根据均衡器23传送的判决后信号ak’监测均衡器23的输出数据是否发生异常。均衡器23产生的判决后信号ak’一般为-2、2、0三种值，这三种值的比例大致为1:1:2，若输出数据的数量比例明显失衡，代表均衡器23的输出发生异常。均衡器23的输出发生异常，亦可能影响时钟恢复电路25估计及纠正频偏的速度及正确性。控制器255可以采用的检测方式例如：控制器255先统计1000个判决后信号ak’，并计算其中与-2、2、0对应的个数比例。如果统计的结果显示，与-2、2、0对应的个数中，有任何一个的个数小于，例如100个，代表均衡器23的输出明显偏于一个固定的数值。据此，控制器255便判断均衡器23输出异常。若控制器255判断均衡器23的输出发生异常，控制器255可透过均衡器重置信号rsteq重置(reset)均衡器23，以避免均衡器23的异常影响频偏的纠正。

此外，在另一实施例中，时钟恢复电路25也可以纳入逾时操作的相关步骤。即，在步骤s303c的判断结果为否定时，进一步判断是否满足逾时条件(步骤s321)。若不满足逾时条件，流程同样回到步骤s303b。若确实满足逾时条件，时钟恢复电路25将执行逾时操作(步骤s323)。时钟恢复电路25并于逾时操作结束后，执行最后校正s303d。关于逾时操作的作法，将于图7说明。

请参见图6，其系以仿真数据说明时钟恢复电路25进行校正过程中，各个子校正期间所对应的频偏纠正量之示意图。此处以图像的方式，搭配仿真数据说明累积频偏纠正量phacc与环路修正量phlp如何变化。此处假设传送器与接收器之间存在的实际频偏pher-rl为300ppm。因为时钟恢复电路25无法预知实际频偏pher-rl的大小，本发明的实施例依据前后两个子校正期间产生的累积频偏纠正量phacc之间的比较结果，判断校正程序的结束与否。换言之，系以对应先前时间窗口所产生的第一累积频偏纠正量与当前时间窗口所产生的第二累积频偏纠正量进行比较。当比较结果确认两次估测的累积频偏纠正量phacc之间的差值小于预设差值门槛phacc_th(例如1ppm)时，视为预设条件成立并可结束递回校正。

首先说明与子校正期间tcal(0)对应的图形。在本实施例中，子校正期间tcal(0)又可以被视为初始校正期间tcal_int，初始校正期间tcal_int对应的时间窗口可定义为初始时间窗口，且在此初始校正期间tcal_int所执行的初始校正对应图5所述的步骤s303a。在初始校正期间tcal_int，鉴相器251与环路滤波器253为致能但自由转动电路257及跨越电路258为禁能。因此，在初始校正期间tcal_int，输出电路259仅从环路滤波器253接收脉冲，并不会从自由转动电路257或跨越电路258接收脉冲。

在初始校正期间tcal_int将结束前或结束时，控制器255可以根据输出电路259产生的脉冲，计算出累积频偏纠正量phacc(1)，在本例中假设为50.2ppm。因此在图6中，与初始校正期间tcal_int对应的白色方框对应于累积频偏纠正量phacc(1)＝50.2ppm。如箭头方向所示，控制器255在初始校正期间tcal_int计算出的累积频偏纠正量phacc(1)，将会在子校正期间tcal(1)使用。

由于在子校正期间tcal(1)前，仅由鉴相器251与环路滤波器253纠正频偏，因此累积频偏纠正量phacc(1)即为鉴相器251与环路滤波器253在初始校正期间tcal_int所产生的环路修正量phlp(0)。

其次说明与子校正期间tcal(1)对应的图形。在子校正期间tcal(1)开始前，控制器255传送自由转动电路控制信号ctrlfw以致能自由转动电路257，并将累积频偏纠正量phacc(1)通知自由转动电路257，使自由转动电路257在子校正期间tcal(1)内，得自行根据累积频偏纠正量phacc(1)周期性地进行补偿。因此，与子校正期间tcal(1)对应的斜纹方框相当于自由转动电路257根据累积频偏纠正量phacc(1)而产生的自由转动脉冲plsfw，对于偏频进行修正的幅度。

假设本地时钟信号clkloc的一个时钟周期切分为128个相位步阶，则一个相位步阶phstep对应于7812.5ppm。此外，根据累积频偏纠正量phacc(1)可知，每个本地时钟信号clkloc的一个时钟周期中，至少有相当于50.2ppm的频偏之相位差。经过多个时钟周期后，多个累积频偏纠正量phacc(1)共同累积的幅度将达到一个相位步阶的幅度。

因此，在子校正期间tcal(1)(即当前时间窗口)当中，自由转动电路257应在每次因为频偏所产生的相位差异，在经过多个时钟周期而累积到达或超过一个相位步阶对应的7812.5ppm时，自动地产生一个自由转动脉冲plsfw。依据7812.5ppm/50.2ppm≒155.6的关系式可以得知，自由转动电路257在子校正期间tcal(1)中大致会在每间隔155个或156个时钟周期后，产生一个自由转动脉冲plsfw至输出电路259，以纠正一部分的频偏。

在子校正期间tcal(1)将结束前或结束时，控制器255可以根据式1计算累积频偏纠正量phacc(2)，假设为120.5ppm。由于鉴相器251、环路滤波器253与自由转动电路257在子校正期间tcal(1)均被致能，代表相位移动脉冲的产生，同时受到环路脉冲plspl与自由转动脉冲plsfw的影响。换言之，累积频偏纠正量phacc(2)是由鉴相器251、环路滤波器253与自由转动电路257共同运作而获得的结果。

如前所述，自由转动脉冲plsfw是根据先前时间窗口(本例中为子校正期间tcal_int)产生的累积频偏纠正量phacc(1)产生。因此，累积频偏纠正量phacc(2)与phacc(1)之间的差值是基于环路滤波器253所产生的环路脉冲plspl而引起。据此，可以根据累积频偏纠正量phacc(2)与phacc(1)的差值，得知鉴相器251与环路滤波器253在子校正期间tcal(1)对应产生的环路修正量phlp(1)，亦即图6中与子校正期间tcal(1)对应的白色方框部分。即，phlp(1)＝phacc(2)-phacc(1)，在本例中为70.3ppm。

值得一提的是，在子校正期间tcal(1)，理论上，扣除自由转动电路所补偿的累积频偏纠正量phacc(1)后，残余频偏phrm应为300ppm-50.2ppm＝249.8ppm。因此，理想情况下，鉴相器251与环路滤波器253产生的环路修正量phlp(1)应为249.8ppm。然而在子校正期间tcal(1)，透过鉴相器251可能尚无法准确地估测出确切的残余频偏249.8ppm，而是估得环路修正量phlp(1)＝70.3ppm。

此处，因为在子校正期间tcal(1)结束时，累积频偏纠正量phacc(2)与累积频偏纠正phacc(1)的差值仍然大于预设差值门槛phacc_th，故子校正期间tcal(1)结束后，递回校正仍须继续进行。如箭头方向所示，控制器255在子校正期间tcal(1)估测的累积频偏纠正量phacc(2)＝120.5ppm，还会在次一个时间窗口(子校正期间tcal(2))使用。

接着说明与子校正期间tcal(2)对应的图形。与子校正期间tcal(2)对应的斜纹方框相当于自由转动电路257根据累积频偏纠正量phacc(2)而产生的自由转动脉冲plsfw对频偏进行修正的幅度。在子校正期间tcal(2)开始前，控制器255将累积频偏纠正量phacc(2)通知自由转动电路257，使自由转动电路257在此一当前时间窗口(子校正期间tcal(2))内，得自行根据其先前时间窗口(子校正期间tcal(1))所产生的累积频偏纠正量phacc(2)周期性地进行补偿。

由于在子校正期间tcal(2)前，鉴相器251、环路滤波器253与自由转动电路257均处于运作状态，因此，控制器255在子校正期间tcal(2)开始前估算的累积频偏纠正量phacc(2)，同时包含鉴相器251与环路滤波器253在子校正期间tcal(1)产生的环路修正量phlp(1)，以及自由转动电路257在子校正期间tcal(1)使用的累积频偏纠正量phacc(1)。

此时，根据累积频偏纠正量phacc(2)可知，每个本地时钟信号clkloc的一个时钟周期中，至少有相当于120.5ppm的频偏之相位差。经过多个时钟周期后，多个累积频偏纠正量phacc(2)共同累积的相位差幅度将达到一个相位步阶的幅度。

因此，在子校正期间tcal(2)(即当前时间窗口)当中，自由转动电路257应在每次因为频偏所产生的相位差异，在经过多个时钟周期而累积到达或超过一个相位步阶对应的7812.5ppm时，自动地产生一个自由转动脉冲plsfw。依据7812.5ppm/120.5ppm≒64.8的关系式可以得知，自由转动电路257大致会在每间隔64个或65个时钟周期后，产生一个自由转动脉冲plsfw。

在子校正期间tcal(2)将结束前或结束时，同样可以根据式1计算累积频偏纠正量phacc(3)，在本例中假设为250.7ppm。相似地，在子校正期间tcal(2)，理论上，扣除自由转动电路所补偿的累积频偏纠正量phacc(2)后，残余频偏phrm应为300ppm-120.5ppm＝179.5ppm。然而由于残余频偏phrm仍偏大，鉴相器251在子校正期间tcal(2)，可能尚无法准确地估测出确切的残余频偏phrm。根据累积频偏纠正量phacc(3)与累积频偏纠正量phacc(2)之间的差值，可得知鉴相器251与环路滤波器253在子校正期间tcal(2)对应产生的环路修正量phlp(2)为130.2ppm，对应图6中与子校正期间tcal(2)对应的白色方框部分。

此处，因为在子校正期间tcal(2)结束时，累积频偏纠正量phacc(2)与累积频偏纠正量phacc(1)的差值，仍然大于预设差值门槛phacc_th的缘故，代表子校正期间tcal(2)结束后，递回校正仍须继续进行。如箭头方向所示，控制器255在子校正期间tcal(2)估测的累积频偏纠正量phacc(3)＝250.7ppm，还会在次一个时间窗口(子校正期间tcal(3))使用。

同样的，在子校正期间tcal(3)期间，自由转动电路257自行根据累积频偏纠正量phacc(3)周期性地进行补偿。依据7812.5ppm/250.7ppm≒31.2的关系式可以得知，自由转动电路257会在子校正期间tcal(3)大致每间隔31个或32个时钟周期后，产生一个自由转动脉冲plsfw。同时，鉴相器251及环路滤波器253亦继续产生新的环路修正量phlp(3)。假设控制器255在子校正期间tcal(3)估测的累积频偏纠正量phacc(4)＝298.1ppm，可得知此期间的环路修正量phlp(3)＝47.4ppm。因此，子校正期间tcal(3)对应的图形同样包含两个部份。其中，斜纹方框相当于自由转动电路257根据累积频偏纠正量phacc(3)而修正相位差异的幅度(250.7ppm)。另一方面，白色方框则代表环路修正量phlp(3)＝47.4ppm。

此处，因为在子校正期间tcal(3)结束前，累积频偏纠正量phacc(4)与累积频偏纠正量phacc(3)差值，仍然大于预设差值门槛phacc_th的缘故，代表在子校正期间tcal(3)结束后，递回校正仍须继续进行。如箭头方向所示，控制器255在子校正期间tcal(3)估测的累积频偏纠正量phacc(4)＝298.1ppm，还会在子校正期间tcal(4)使用。

在子校正期间tcal(4)期间，自由转动电路257自行根据累积频偏纠正量phacc(4)周期性地进行补偿。依据7812.5ppm/298.1ppm≒26.2的关系式可知，自由转动电路257会在每间隔26个或27个时钟周期后，产生一个自由转动脉冲plsfw。同时，鉴相器251及环路滤波器253亦继续产生环路修正量phlp(4)。因此，假设子校正期间tcal(4)所估测出的累积频偏纠正量phacc(5)为299.5ppm，图6中对应的斜纹方框相当于根据累积频偏纠正量phacc(4)而对相位差异修正的幅度(298.1ppm)，白色方框则代表对应产生的环路修正量phlp(4)＝1.4ppm。

由于累积频偏纠正量phacc(5)与累积频偏纠正量phacc(4)差值仍然大于预设差值门槛phacc_th，在子校正期间tcal(4)结束后，递回校正仍须继续进行。如箭头方向所示，控制器255在子校正期间tcal(4)估测的累积频偏纠正量phacc(5)＝299.5ppm，还会在子校正期间tcal(5)使用。

与前述子校正期间tcal(1)到tcal(4)相似，在子校正期间tcal(5)期间，自由转动电路257自行根据累积频偏纠正量phacc(5)周期性地进行补偿。依据7812.5ppm/299.5ppm≒26.1的关系式可以得知，自由转动电路257会在每间隔26个或27个时钟周期后，产生一个自由转动脉冲plsfw。而鉴相器251及环路滤波器253则新增环路修正量phlp(5)。假设子校正期间tcal(5)所估测出的累积频偏纠正量phacc(6)为300.1ppm，因此，子校正期间tcal(5)对应的图形中，斜纹方框相当于根据累积频偏纠正量phacc(5)而对相位差异修正的幅度(299.5ppm)，白色方框则代表环路修正量phlp(5)＝0.6ppm。子校正期间tcal(5)将结束前或结束时，控制器255计算累积频偏纠正量phacc(6)与累积频偏纠正量phacc(5)的差值已小于预设差值门槛phacc_th。此时，预设条件成立，代表在子校正期间tcal(5)结束后，递回校正即可停止。前述子校正期间tcal(1)到tcal(5)为递回校正期间，并可对应图5中步骤s303b及s303c。因此，接下来的子校正期间tcal(6)可视为最后校正期间tcal_lst。

从上述说明可知，本实施例中提到自由转动电路257产生脉冲的周期，主要是以相位差累积到达或超过一个相位步阶所对应的频偏量所需的时钟周期数量，而不限于固定数值的时钟周期数量。

最后校正期间tcal_lst对应的图形仅包含斜纹方框。斜纹方框代表自由转动电路在最后校正期间tcal_lst，依据累积频偏纠正量phacc(6)＝300.1ppm进行补偿。因此，在子校正期间tcal(6)，可根据7812.5/300.1＝26.03的关系式得知，自由转动电路257会在每次间隔26个或27个时钟周期后，产生一个自由转动脉冲。同时，控制器255在进入最后校正期间tcal_lst前会再发出鉴相器控制信号ctrlpd以禁能鉴相器251。其中，控制器255可透过改变鉴相器控制信号ctrlpd的位准而禁能或致能鉴相器251。

最后校正期间tcal_lst的长度可等于或长于一个时间窗口的期间ttw，而在最后校正期间tcal_lst，自由转动电路257将延续使用相同的设定(例如，累积频偏纠正量phacc(6))，周期性地产生自由转动脉冲。

在递回校正期间结束时，时钟恢复电路25已完成了实际频偏pher-r1的纠正，使得鉴相器251及环路滤波器253后续仅需再针对小幅度的相位差进行修正，换言之，时钟恢复电路25可以快速趋于收敛并进入稳定状态。接着，控制器255会在最后校正期间tcal_lst对均衡器23进行调整，以利均衡器23亦尽速收敛并进入稳定操作状态，此部分的校正可对应图5的步骤s303d，其细节将于图8说明。

当均衡器23经过最后校正期间tcal_lst的调整亦收敛而可稳定运作后，控制器255即可再发出鉴相器控制信号ctrlpd以致能鉴相器251并结束最后校正期间tcal_lst，完成频偏纠正方法。当完成本实施例的频偏纠正方法后，实体层电路20将维持鉴相器251与自由转动电路257的持续运作。即，自由转动电路257依据最后的调整结果(例如，累积频偏纠正量phacc(6))而产生脉冲，而鉴相器251持续对小幅度的频偏进行调整。

如先前于图5所述，在另一实施例中，时钟恢复电路25可进一步搭配逾时条件的判断(步骤s321)。逾时条件例如是递回校正所经历的时间窗口个数的临限次数。当初始时间窗口之后经历的时间窗口(子校正期间)的个数达到临限次数(例如，32)时，若最后两次估测的累积频偏纠正量phacc(31)、累积频偏纠正量phacc(32)之间的差值仍大于预设差值门槛phacc_th，代表逾时条件成立。逾时条件的成立，可视为鉴相器251与环路滤波器253产生的环路修正量phlp无法收敛，而是在一相位误差震荡范围间摆荡所致。此情况下本实施例将改采用预设估测值以改善频偏纠正的效果。

为便于说明，此处假设当前时间窗口结束时，累计的子校正期间的个数已经达到临限次数，且最后两次估测的相位偏差之间的差值仍大于预设差值门槛phacc_th时，控制器255将所计算的最后一个子校正期间的累积频偏纠正量(例如，phacc(32))定义为逾时累积频偏纠正量phacc_tout。

控制器255控制自由转动电路257进行步骤s323逾时操作的流程图请参见图7。首先，判断逾时次数是否为第一次逾时(步骤s323a)。若是，控制器255便控制自由转动电路257使用第一预设估测值(步骤s323b)。第一预设估测值可为一不等于0且较大的频偏值，例如为150ppm。其后，流程回到图5的步骤s303b，并重新累计经历的时间窗口的个数。亦即，在逾时次数为1的情况下，自由转动电路257在第一次逾时后的第一个子校正期间(例如为tcal(33))，并非利用控制器255实际估测的累积频偏纠正量phacc(例如为phacc(33))，而是第一预设估测值。其后，时钟恢复电路25同样执行步骤s303b的递回校正操作。

或者，若步骤s323a的判断结果为否定，控制器255将进一步判断逾时次数是否为第二次逾时(步骤s323c)。若步骤s323c的判断结果为肯定，控制器255将记录前一次使用第一预设估测值却仍然逾时的情况下，最终使用的累积频偏纠正量。即，记录与使用第一预设估测值相对应之第一逾时累积频偏纠正量phacc_tout1(步骤s323d)。控制器255并接着使用第二预设估测值控制自由转动电路257(步骤s323e)。第二预设估测值可为一与第一预设估计值有较大差距、不等于0且较大的频偏值，例如为-150ppm。其后，流程再回到图5的步骤s303b，并重新累计经历的时间窗口的个数。同样的，在第二次逾时的情况下，自由转动电路257在第二次逾时后的第一个子校正期间(例如为tcal(65))并非利用控制器255实际估测的累积频偏纠正量phacc(例如为phacc(65))，而是第二预设估测值。其后，时钟恢复电路25同样执行步骤s303b的递回校正操作。

若步骤s323c的判断结果为否定，代表无论使用第一预设估测值或是第二预设估测值，时钟恢复电路25仍无法收敛。此时，控制器255将取得使用第二预设估测值却仍然逾时的情况下，最终使用的累积频偏纠正量。即，取得与使用第二预设估测值相对应之第二逾时累积频偏纠正量phacc_tout2(步骤s323f)。其后，控制器255再根据第一逾时累积频偏纠正量phacc_tout1与第二逾时累积频偏纠正量phacc_tout2，计算一逾时累积频偏纠正量的平均值phacc_tout_avg。其后，自由转动电路257再根据时间窗口与逾时累积频偏纠正量的平均值phacc_tout_avg产生自由转动脉冲plsfw。

在达到逾时条件后的次一个子校正期间以第一或第二预设估测值、或逾时累积频偏纠正量的平均值phacc_tout_avg取代累积频偏纠正量，系用于解决可能因实际频偏pher-rl过大而使时钟恢复电路25长时间无法逼近确切的频偏值，故提供一个较大的预设值以缩小残余频偏phrm，以利鉴相器251在较小的残余频偏phrm范围内计算相位差，提升鉴相器251估计的准确度。

请参见图8，其系均衡器在最后校正期间，进行调整操作的流程图。此流程接续于递回校正结束后，亦即，在时钟恢复电路25完成实际频偏pher-r1的纠正后，可开始执行均衡器23的相位搜寻程序，寻找可使均衡器23收敛的相位。此外，控制器255可依据时钟恢复电路25的设定，确认均衡器23的收敛状况。

首先，如先前所述，时钟恢复电路25在最后校正期间会使鉴相器251为禁能(步骤s3031)，仅通过自由转动电路257依据递回校正期间的最后一个累积频偏纠正量phacc周期性产生自由转动脉冲plsfw以纠正频偏。同时，控制器255则会监测均衡器23的判决后信号ak’及锁定信号lockeq，以判断均衡器23是否已真正收敛(步骤s3033)。若经过一段等待时间(例如经过一个时间窗口的长度或更短)后仍未收到锁定信号lockeq或判决后信号ak’的统计结果仍有异常，则判断均衡器23尚未真正收敛，控制器255控制跨越电路258产生一个跨越脉冲，藉以透过输出电路259至锁相环27选择不同相位的移位时钟信号clksft做为新的采样时钟信号clksam(步骤s3035)。接着并由控制器255输出均衡器重置信号rsteq以重置均衡器23(步骤s3037)，使均衡器23接收依据更新的采样时钟信号clksam所产生的数位接收信号srv_d运作及输出。同时，控制器255继续监测均衡器23传送的判决后信号ak’及锁定信号lockeq(步骤s3033)。若控制器255接收到锁定信号lockeq并且判决后信号ak’的统计结果正常，代表在特定相位的采样时钟信号clksam下，均衡器23已真正收敛，能稳定并正确消除数位接收信号srv_d中的通道干扰，输出正确的信号给时钟恢复电路25。此时控制器255可再致能鉴相器251(步骤s3039)，藉此结束最后校正期间，并使时钟恢复电路25的鉴相器251、环路滤波器253及自由转动电路257再度同时运作以实时纠正频偏。根据本发明的构想，由跨越电路258输出的向前跨越脉冲使锁相环27选择比目前采样时钟信号clksam提前一个相位的移位时钟信号clksft做为新的采样时钟信号clksam，而向后跨越脉冲使锁相环27选择比目前采样时钟信号clksam滞后一个相位的移位时钟信号clksft做为新的采样时钟信号clksam。

请参见图9，其系相位插值器依据本地时钟信号clkloc，产生多个具有不同相位的移位信号之示意图。相位插值器可根据本地时钟信号clkloc，产生多个具有相同周期但是相位等比例分布的多个移位时钟信号clksft(1)～clksft(n)。

移位时钟信号clksft的数量随着相位插值器271的相位数量而决定。分割的相位数量越多时，每一个相位步阶所对应的相位差值越小，反之亦然。通常，一个时钟周期对应于1,000,000ppm，且相位插值器可产生64个或128个不同相位的移位时钟信号clksft(1)～clksft(n)。前者会将每一个时钟周期分为64等份的相位步阶phstep，故n为64且每一个相位步阶phstep对应于1/64个时钟周期的相位偏移量，即，15,625ppm。后者会将每一个时钟周期分成128等份的相位步阶phstep，故n为128且每一个相位步阶phstep对应于1/128个时钟周期的相位偏移量，即，7,812.5ppm。故前述式1中所使用的相位步阶的数量n_step代表相位插值器所产生的移位时钟信号clksft的数量。

当锁相环27接收到相位前移脉冲phadv、相位后移脉冲phret后，便可以从n个移位时钟信号clksft中，选择一个符合的移位时钟信号clksft作为输出至模数转换器21的采样时钟信号clksam。

请参见图10，其系相位时钟产生器依据相位前移脉冲phadv、相位后移脉冲phret产生移位时钟信号示意图。锁相环27包含相位时钟产生器273与相位插值器271。相位时钟产生器273从相位插值器271接收移位时钟信号clksft，并可从中选择适当的一者，用于设定采样时钟信号clksam。

相位时钟产生器273从输出电路259接收相位前移脉冲phadv与相位后移脉冲phret。如图10所示，第一个波形是本地时钟信号clkloc。第二个波形是相位时钟产生器273从输出电路259接收相位后移信号phret后，将第二个时钟周期滞后一个相位步阶phstep。此时，经后移的移位时钟信号clksft_ret的第二个时钟周期将变长。第三个波形是相位时钟产生器273从输出电路259接收相位前移脉冲phadv后，将第二个时钟周期前移一个相位步阶phstep。此时，经前移的移位时钟信号clksft_adv的第二个时钟周期将缩短。

根据前述说明可以得知，本发明于时钟回复电路设置自由转动电路，可以快速的针对大频偏所引起的相位偏差，快速的进行补偿。此外，本发明另设置跨越电路与逾时操作的功能，使时钟回复电路的功能更为弹性。据此，本发明的时钟回复电路能快速的收敛，并使均衡器与模数转换器能快速的收敛。本发明的实体层电路可应用于乙太网路、超高速乙太网路等。

综上所述，虽然本发明已以实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中的技术人员，在不脱离本发明之精神和范围内，当可作各种之更动与润饰。因此，本发明之保护范围当视后附之权利要求所界定者为准。