一种基于ASAAC结构的多核网状高性能并行信号处理模块的制作方法

本实用新型涉及信号处理模块领域，具体的说，是一种基于ASAAC结构的多核网状高性能并行信号处理模块。

背景技术：

多核处理器是指在一枚处理器中集成两个或多个完整的计算引擎（内核），此时处理器能支持系统总线上的多个处理器，由总线控制器提供所有总线控制信号和命令信号。现在市场上多核处理平台大部分基于单个多核处理器，这一类平台的处理带宽低、没有组成网状的结构、通信不灵活，其缺少真正意义的多核并行处理的能力。

技术实现要素：

本实用新型的目的在于提供一种灵活性高、有利于减少硬件数量的基于ASAAC结构的多核网状高性能并行信号处理模块。

本实用新型通过下述技术方案实现：一种基于ASAAC结构的多核网状高性能并行信号处理模块，包括一片主要由SRIO交换机、GBE交换机、两个母板DSP芯片、母板FPGA、LRM连接器组成的信号处理母板，作为对外的结构连接器的LRM连接器分别与母板FPGA、SRIO交换机、GBE交换机连接，用于扇出低速交换网络的GBE交换机与母板DSP芯片连接，同时用于扇出高速交换网络的SRIO交换机分别与互连的母板DSP芯片、母板FPGA连接。

所述的母板FPGA通过LVDS总线、LVCOMS总线中的一种或多种线路与LRM连接器连接；所述的母板FPGA与LRM连接器连接的线路上设置有MLVDS驱动、MCP2515中的一种或多种；所述的母板FPGA与母板DSP芯片之间通过一路X2的PCIE总线、EMIF6/IO总线中的一种或多种连接。

还包括能够与信号处理母板连接的信号处理子板，所述的信号处理子板连接包括能够分别与信号处理母板连接的子板FPGA和子板 DSP芯片；所述的子板FPGA和子板 DSP芯片连接。

所述的信号处理子板通过SAMTEC连接器与信号处理母板连接；所述的子板FPGA和子板 DSP芯片分别与SAMTEC连接器连接。

所述的子板FPGA通过一路X1的SRIO总线与SAMTEC连接器连接；所述的子板 DSP芯片通过一路X1的SRIO总线、一路X4的SRIO总线、一路X4的Hyperlink总线中的一种或多种与SAMTEC连接器连接；所述的子板FPGA与子板 DSP芯片通过一路X2的PCIE总线或EMIF6/IO总线中的一种或多种连接。

所述的母板FPGA通过1路X4的SRIO总线与SRIO交换机连接，所述的母板DSP芯片通过1路X4的SRIO总线与SRIO交换机连接；所述的子板FPGA通过1路X1的SRIO总线与SRIO交换机互联，所述的子板DSP芯片通过1路X4的SRIO总线与SRIO交换机互联；所述的SRIO交换机与LRM连接器通过4路X4的SRIO总线和4路X1的SRIO总线互联。

所述的母板DSP芯片通过1路SGMII接口与GBE交换机连接；所述的子板DSP芯片分别通过1路SGMII接口与母板GBE交换机互联；所述的GBE交换机通过PHY1芯片和PHY2芯片扇出两路信号与LRM连接器互联，GBE交换机通过1路SGMII接口与LRM连接器互联，GBE交换机通过PHY3芯片扇出1路信号与J30J连接器互联。

所述的母板DSP芯片、母板FPGA、子板DSP芯片和子板FPGA分别连接有DDR3存储器、NOR Flash中的一种或多种。

本实用新型与现有技术相比，具有以下优点及有益效果：

（1）本实用新型能够提供多核网状高性能并行处理模块，有利于增加处理的带宽以及并行处理的灵活性，能够根据具体的需要选择不同的多核处理器以满足不同的使用需求，从而增加了本实用新型的适用范围；

（2）本实用新型能够通过增设子板以满足更高的数据处理性能要求，从而增加本实用新型的适用范围。

附图说明

图1为信号处理母板的原理框图；

图2为信号处理子板的原理框图；

图3为信号处理母板与信号处理子板配合使用的结构框图；

图4为信号处理母板单独使用时的高速组网原理框图；

图5为信号处理母板单独使用时的低速组网原理框图；

图6为信号处理母板与信号处理子板配合使用时的高速组网原理框图；

图7为信号处理母板与信号处理子板配合使用时的低速组网原理框图。

具体实施方式

下面结合实施例对本实用新型作进一步地详细说明，但本实用新型的实施方式不限于此。

实施例1：

如图1所示，本实施例中，一种基于ASAAC结构的多核网状高性能并行信号处理模块，包括一片主要由SRIO交换机、GBE交换机、两个母板DSP芯片、母板FPGA、LRM连接器组成的信号处理母板。作为对外的结构连接器的LRM连接器分别与母板FPGA、SRIO交换机、GBE交换机连接。所述的LRM连接器通过LVDS总线、LVCOMS总线中的一种或多种线路与母板FPGA连接。所述的母板FPGA与LRM连接器连接的线路上设置有MLVDS驱动、MCP2515中的一种或多种。所述的MLVDS是用于模块之间进行时钟同步信号的传输。所述的MCP2515是CAN总线控制器用于系统的BIT自检功能上机给控制单元。所述的LRM连接器通过SGMII接口与GBE交换机连接。所述的LRM连接器与SRIO交换机通过4路X4的SRIO总线和4路X1的SRIO总线互联。

本实施例中，用于扇出低速交换网络的GBE交换机与母板DSP芯片通过SGMII接口连接。

本实施例中，用于扇出高速交换网络的SRIO交换机分别与互连的母板DSP芯片、母板FPGA连接。所述的母板FPGA与母板DSP芯片之间通过一路X2的PCIE总线、EMIF6/IO总线中的一种或多种连接。所述的SRIO交换机通过1路X4的SRIO总线与母板DSP芯片连接。所述的SRIO交换机通过2路X4的SRIO总线与母板FPGA连接。所述的SRIO交换机与母板DSP芯片连接是用于把高速数据传输给母板DSP芯片进行处理。母板DSP芯片与母板FPGA连接用于把处理后的参数和结果给母板FPGA。

所述的母板FPGA通过LVDS总线、LVCOMS总线中的一种或多种线路与LRM连接器连接；所述的母板FPGA与LRM连接器连接的线路上设置有MLVDS驱动、MCP2515中的一种或多种。所述的母板FPGA通过1路X4的SRIO总线与SRIO交换机连接。

本实施例中，所述的SRIO交换机适用于高速交换网络，GBE交换机是用于低速交换网络，根据不同的网络环境选择不同的交换机，有利于资源合理分配。

本实施例中，使用LRM连接器连接外部设备并接收外部设备的数据，并将接收到的数据传输给SRIO交换机和/或GBE交换机。LRM连接器如何实现连接、接收和数据传输的功能为现有技术，本领域的技术人员根据本方案记载的内容能够实现上述功能，此处不对LRM连接器具体的连接、接收和数据传输的过程以及工作原理进行赘述。通过SRIO交换机和/或GBE交换机将接收到的数据传输给母板DSP芯片进行处理，将处理后的数据传输给母板FPGA的控制单元。母板FPGA的根据处理后的数据控制外部设备。母板FPGA实现对外部设备的控制为现有技术，本领域的技术人员根据本方案记载的内容能够实现上述功能，此处不对母板FPGA实现控制的具体过程以及原理进行赘述。

本方案能够提供多核网状高性能并行处理模块，有利于增加处理的带宽以及并行处理的灵活性，能够根据具体的需要选择不同的多核处理器以满足不同的使用需求，从而增加了本实用新型的适用范围。采用SRIO总线具有数据传输速度快、可靠性高等优点。有利于实现4路数据高速并行传输和处理。SGMII接口是标准的接口，方便与其他模块进行集成。

实施例2：

如图4所示，本实施例中，信号处理母板在高速交换网络的情况下单独使用，所述的SRIO交换机通过4路X4的SRIO总线和4路X1的SRIO总线与LRM连接器互联。所述的SRIO交换机分别通过1路X4的SRIO总线与两个母板DSP芯片以及母板FPGA连接。

实施例3：

如图5所示，本实施例中，信号处理母板在低速交换网络的情况下单独使用，所述的GBE交换机通过PHY1芯片和PHY2芯片扇出两路与LRM连接器互联，GBE交换机通过1路SGMII接口与LRM连接器互联，GBE交换机通过PHY3芯片扇出1路与J30J连接器互联。所述的母板DSP芯片有两个并通过1路SGMII接口与GBE交换机连接。

实施例4：

如图2、图3所示，本实施例中，还包括能够与信号处理母板通过SAMTEC连接器连接的信号处理子板。所述的信号处理子板连接包括能够与SAMTEC连接器连接的子板FPGA以及能够分别与SAMTEC连接器和子板FPGA连接的子板 DSP芯片，本实施例中，所述的子板FPGA通过一路X1的SRIO总线与SAMTEC连接器连接；所述的子板 DSP芯片通过一路X1的SRIO总线、一路X4的SRIO总线、一路X4的Hyperlink总线中的一种或多种与SAMTEC连接器连接；所述的子板FPGA与子板 DSP芯片通过一路X2的PCIE总线、EMIF6/IO总线中的一种或多种连接。

如图6所示，本实施例中，信号处理母板在高速交换网络的情况下与子板配合使用，所述的母板FPGA通过1路X4的SRIO总线与SRIO交换机连接，所述的母板DSP芯片通过1路X4的SRIO总线与SRIO交换机连接；所述的子板FPGA通过1路X1的SRIO总线与SRIO交换机互联，所述的子板DSP芯片通过1路X4的SRIO总线与SRIO交换机互联；所述的SRIO交换机与LRM连接器通过4路X4的SRIO总线和4路X1的SRIO总线互联。

实施例5：

如图7所示，本实施例中，信号处理母板在低速交换网络的情况下与子板配合使用，所述的母板DSP芯片通过1路SGMII接口与GBE交换机连接；所述的子板DSP芯片分别通过1路SGMII接口与母板GBE交换机互联；所述的GBE交换机通过PHY1芯片和PHY2芯片扇出两路与LRM连接器互联，GBE交换机通过1路SGMII接口与LRM连接器互联，GBE交换机通过PHY3芯片扇出1路与J30J连接器互联。

实施例6：

在上述实施例的基础上，所述的母板DSP芯片连接有DDR3存储器、NOR Flash中的一种或多种；所述的母板FPGA连接有DDR3存储器、NOR Flash中的一种或多种；所述的子板DSP芯片连接有DDR3存储器、NOR Flash中的一种或多种；所述的子板FPGA连接有DDR3存储器、NOR Flash中的一种或多种。

以上所述，仅是本实用新型的较佳实施例，并非对本实用新型做任何形式上的限制，凡是依据本实用新型的技术实质对以上实施例所作的任何简单修改、等同变化，均落入本实用新型的保护范围之内。