本发明涉及数字发射机中的并行的频点灵活可调的∑-Δ调制器技术领域，具体涉及一种频点可调谐、可工作于高采样频率、可重构性强、灵活性好且适用于开关类功放的∑-Δ调制器及其工作方法。
背景技术：
在无线通信系统的发展过程中，由于应用场景的需求不同，通信系统需要具备在多种不同的频段、速率、制式标准下对信号进行不同的编码和调制等处理，这也使得传统模拟前端出现了数字化趋势，出现了诸如软件定义无线电、数字收发信机等概念。基于数字电路的数字发射机，在数字域完成基带信号处理和上变频过程，其后可与开关类功放相结合，从而使系统具有更高的灵活性、可重构性以及效率。
在数字发射机中，∑-Δ调制器技术是常用的调制方法。∑-Δ调制器技术基于过采样，基本思想是将多比特位宽的数字信号量化为单比特或者低比特表示，得到具有恒定包络的输出信号。∑-Δ调制器技术具有噪声整形的特性，可以将量化过程中产生的噪声和谐波推往目标信号频带外，进而实现高解析度的数字模拟转换，目标信号因此具有较好的信噪比。∑-Δ调制器技术的上述特性使其被广泛应用于各个领域，其中主要包括音频处理领域和通信信号处理领域。
然而，目前的数字发射机发展面临着巨大的挑战。由于∑-Δ调制器的电路结构中存在着反馈链路以及数字电路的实际工作时钟频率十分有限等限制因素，对高采样频率的信号进行∑-Δ调制以此获得高信噪比性能的目标信号显得十分困难。同时，在数字发射机的频率切换敏捷性和可重构性方面，目前有效可行的方法仍然非常有限。如何提高数字电路中∑-Δ调制的采样频率和提高数字发射机频点可调谐的灵活性以满足不同通信应用场景需求是迫切需要解决的问题。
常规的数字发射机的架构图如图1所示，包括数字信号处理单元、∑-Δ调制模块、上变频模块、功放模块、带通滤波器模块，其中数字信号处理单元实现对输入信号进行编码、调制等处理功能，并将其输出给数字调制模块实现信号调制的功能，即将多位宽基带信号转换为单比特位宽的数字方波信号，上变频模块实现信号由基带到射频的搬移，功放模块实现功率放大的功能，带通滤波器模块实现滤除带外噪声的功能。上述的数字发射机系统中存在的主要问题是：由于数字电路的工作时钟频率十分有限，对于FPGA来说，一般为200MHz到500MHz，导致传统的∑-Δ调制器采样频率必须小于或者等于电路的最高时钟频率，这限制了高信噪比信号的产生。此外，传统的∑-Δ调制器一般为低通∑-Δ调制器或者频点固定的带通∑-Δ调制器，不易于实现一个通用的频点可调谐的、多速率、多标准制式共存、灵活高效的可重构数字发射机。
技术实现要素：
本发明的目的是为了解决现有技术中的上述缺陷，提供一种通用的、频点可调谐、可重构性强、灵活性好的高采样率并行带通∑-Δ调制器及其工作方法，本发明的频点灵活可调的∑-Δ调制器结构容易进行扩展应用，其集成度高且设计复杂度低、调试简单。
根据公开的实施例，本发明的第一方面公开了一种并行的频点灵活可调的∑-Δ调制器，其包括多相插值滤波模块、多相直接数字式频率查找表、多相单边带上变频模块、并行带通∑-Δ调制模块；其中多相插值滤波模块实现多相插值滤波，多相直接数字式频率查找表存储完整周期的载波信号波形，多相单边带上变频模块将经过多相插值滤波后的基带信号与多相直接数字式频率查找表提供的载波信号波形进行复数乘法运算以完成频谱搬移，并行带通∑-Δ调制模块实现将一个多分支互联的时间交织∑-Δ调制器转换为基于关键节点信号运算的并行∑-Δ调制器，提高了时间交织∑-Δ调制器的最大可工作频率，等效提高了∑-Δ调制器的采样频率。
进一步地，所述的多相插值滤波模块实现将基带信号进行过采样，一般地，多相插值滤波模块的相位数M等于多相直接数字式频率查找表的相位数N，从而降低信号过采样时电路所需的工作速率(变为原来的1/M)。
进一步地，所述的多相单边带上变频模块实现频谱搬移，其将多相直接数字式频率查找表中存储的载波信号(相位数为N，一般N＝M)，与来自多相插值滤波模块的输出进行复数乘法运算，实现将过采样后的基带信号进行频谱搬移，多相单边带上变频模块和多相直接数字式频率查找表的电路工作速率降低为原来的1/N。
进一步地，所述的并行带通∑-Δ调制模块包含有并行加法单元、量化器、关键节点缓存单元、权重单元。并行加法单元完成关键节点信号的并行相加，输出总的关键节点信号和作为量化器的输入；量化器将各分支的并行加法单元输出的总的关键节点信号和进行量化，量化的结果一般为各分支输入信号的振幅极值；关键节点缓存单元接收各分支的量化结果并将其输入给权重单元；权重单元为一幅值大小为-2～2的放大电路，修改不同的权重大小，用于实现频点可调的∑-Δ调制。并行带通∑-Δ调制模块的电路的工作速率和单边带上变频模块相同，降低为原来的1/N。
进一步地，并行带通∑-Δ调制模块中的权重单元的取值定义为
α＝-2*cos(2*pi*fc/fs)，
其中fc为信号目标载波频率，fs为实际电路的等效∑-Δ调制采样频率，权重单元为放大倍数大小取值在-2～2的放大电路，从而简单地修改放大电路实现灵活的频点可调谐∑-Δ调制。
进一步地，本发明通过对多相插值滤波模块、多相直接数字式频率查找表以及多相单边带上变频模块进行相位分解处理，同时优化并行带通∑-Δ调制模块的时序运算电路，降低了数字发射机对电路工作频率的要求。在并行带通∑-Δ调制模块中，通过将传统的时间交织模块等效为基于关键节点运算的并行∑-Δ调制结构，将节点的计算由串行加法转换为并行加法，优化了关键路径的时序，减少了逻辑运算时延，提高了电路中∑-Δ调制的等效采样频率，以此获得高信噪比信号。同时，本发明可通过简单地改变并行带通∑-Δ调制模块中权重单元的放大电路，实现基带到采样频率一半(即0到fs/2)的任意带通∑-Δ调制器的调谐。
进一步地，本发明方案可作为实现通用的频点可调谐的、多速率、多标准制式共存、灵活高效的可重构数字发射机的技术基础。
随着无线通信技术的不断发展，不同的应用场景对通信系统的指标有着不同的要求。本发明提供的上述一种并行的频点可调谐的∑-Δ调制器，其具有采样频率高，频点可调、可重构性强、灵活性好的特点，频率在0～fs/2频段范围内可调，配合开关类功放使用还可以提高通信系统的整体效率；同时，基于本发明方案所述的∑-Δ调制器具有高度的简单性、稳定性、灵活性以及较短的关键路径，既简化了在数字电路中实现的难度，又充分利用了∑-Δ调制过采样的优点。
根据公开的实施例，本发明的第二方面公开了一种并行的频点灵活可调的∑-Δ调制器的工作方法，所述的工作方法包括下列步骤：
多相插值滤波模块将输入到M路多相插值滤波器中的低采样频率的基带信号S进行上采样得到高采样频率的多路信号A1、A2、…、AM，以满足多相单边带上变频模块和并行带通∑-Δ调制模块的采样频率要求，假设多相插值滤波器的相位数为M，对信号的目标采样频率为fs，则此多相插值滤波模块的工作频率降低为fs/M，假设每一路插值滤波器的插值倍数为s，则经过多相插值滤波器模块后的基带信号采样频率fs＝fb*M*s；
多相直接数字式频率查找表存储着N路不同起始相位的载波信号波形，将这N路不同起始相位的载波信号波形进行合并即可得到一个完整周期的载波信号波形，此多相直接数字式频率查找表的多路信号作为多相单边带上变频模块的多相输入；
多相单边带上变频模块将经过多相插值滤波后的过采样基带信号与多相直接数字式频率查找表的载波信号进行乘法运算，实现基带信号的频谱搬频，假设进行频谱搬移的目标频点为fc，则对应每一相位的查找表分别储存着载波信号波形为其中n为时间序列，m为相位序列，m的取值为0、1、2、…、M-1；
并行带通∑-Δ调制模块将M个分支互联的时间交织∑-Δ调制器转换为基于关键节点信号运算的并行∑-Δ调制器，将多相单边带上变频模块输出的多路上采样信号分别作为关键节点输入到并行带通∑-Δ调制模块，并行地将多路多位宽信号转换为并行输出的单比特位宽的数字方波信号，完成噪声整形，得到带通∑-Δ调制信号输出。
本发明相对于现有技术具有如下的优点及效果：
1、本发明的∑-Δ调制器的可调谐频带范围为0～fs/2，频点切换灵活，通用性好，本发明可适用于0～fs/2不同工作频率的功放。
2、本发明的∑-Δ调制器结构具有高度的简单性、稳定性和较短的关键路径，由此减少了逻辑运算时延，提高了电路中∑-Δ调制的等效采样频率，以此获得高信噪比信号。
3、由于本技术方案中的∑-Δ调制器结构的基本模型的简单性及模块化，可以很方便地对其结构进行扩展，得到二分支、三分支、四分支或者更多分支的等效时间交织带通∑-Δ调制器模型，进而转换为对应的基于关键节点信号运算的并行带通∑-Δ调制器模型，具有可扩展性。
4、由于本发明的各模块都采用数字模块实现，容易设计和集成，电路面积小。
附图说明
图1是现有的数字发射机的架构图；
图2是本发明公开的并行的频点灵活可调的∑-Δ调制器的架构图；
图3是可调谐的DSM结构原理图；
图4是本发明技术方案中的优化前的4分支时间交织∑-Δ调制器原理图；
图5是本发明技术方案中的优化后的4分支并行带通∑-Δ调制器原理图；
图6是并行带通∑-Δ调制器原理图中的并行加法模块原理图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
实施例
本实施例公开了一种并行的频点灵活可调的∑-Δ调制器包括多相插值滤波模块、多相直接数字式频率查找表、多相单边带上变频模块、并行带通∑-Δ调制模块，整体结构如图2所示，其中多相插值滤波模块实现多相插值滤波以达到提高基带信号的采样频率的目的，多相直接数字式频率查找表存储完整周期的载波信号波形，多相单边带上变频模块实现将多相插值滤波后的信号与多相直接数字式频率查找表提供的载波信号波形进行复数乘法运算以完成频谱搬移，并行带通∑-Δ调制模块实现将多分支互联的时间交织∑-Δ结构转换为关键节点的并行运算结构，优化了关键路径的时序，减少了逻辑运算时延，提高了数字电路中∑-Δ调制的等效采样频率。并行带通∑-Δ调制模块包含有并行加法单元、关键节点缓存单元、量化器、权重单元。
各模块的作用如下：
(1)多相插值滤波模块：将低采样频率的基带信号进行上采样来提高信号源的采样频率，以满足多相单边带上变频模块和并行带通∑-Δ调制模块的采样频率要求。假设多相插值滤波器的相位数为M，对信号的目标采样频率为fs，则此多相插值滤波模块的工作频率可以降低为fs/M；
(2)多相直接数字式频率查找表：存储着N路不同起始相位的载波信号波形，将这N路不同起始相位的载波信号波形进行合并即可得到一个完整周期的载波信号波形，此模块的多路信号作为多相单边带上变频模块的多相输入，与结果多相插值滤波的多路信号进行乘法运算，实现基带信号的频谱搬频。假设进行频谱搬移的目标频点为fc，则对应每一相位的查找表分别储存着载波信号波形为其中n为时间序列，m为相位序列，m的取值为0、1、2、…、M-1；
(3)多相单边带上变频模块：将经过多相插值滤波后的过采样基带信号与多相直接数字式频率查找表的载波信号相乘进行频谱搬移，一般地，多相单边带上变频模块的相位数等于多相插值滤波模块的相位数M，则此多相单边带上变频模块的工作频率与多相插值滤波模块的工作频率相同，降低为fs/M；
(4)并行带通∑-Δ调制模块：将M个分支互联的时间交织∑-Δ调制器转换为基于关键节点信号运算的并行∑-Δ调制器，将多相单边带上变频模块输出的多路上采样信号分别作为关键节点输入到并行带通∑-Δ调制模块，并行地将多路多位宽信号转换为并行输出的单比特位宽的数字方波信号，完成噪声整形，得到带通∑-Δ调制信号输出。
本发明的工作流程如下：如附图2所示，信号源信号S经过多相插值滤波模块实现多相插值滤波得到高采样频率的多路信号A1、A2、…、AM；多路信号A1、A2、…、AM通过多相单边带上变频模块进行频谱搬移得到多路信号X11、X21、…、XM1；多路信号X11、X21、…、XM1作为关键节点值进入并行带通∑-Δ调制模块，进行∑-Δ调制得到并行的数字方波信号X15、X25、…、XM5。
作为一种实施例，附图5是本发明技术方案中的并行带通∑-Δ调制器原理图。
结合附图2、图5和图6，本发明各模块可以采用如下方式实现。
(1)多相插值滤波模块：该模块将信号源输入到M路多相插值滤波器中进行上采样。假设每一路插值滤波器的插值倍数为s，基带信号的采样频率为fb，则经过多相插值滤波器模块后的基带信号采样频率fs＝fb*M*s。例如，假设一基带信号原始采样频率为30.72MHz，经过M＝4的4相插值滤波器，单路插值倍数s＝8,则经过多相插值滤波器模块后的基带信号采样频率fs＝fb*M*s＝30.72MHz*4*8＝983.04MHz。此时多相插值滤波模块的工作时钟频率为fs/M＝983.04/4＝245.76MHz。
(2)多相直接数字式频率查找表：该模块存储N路不同起始相位的载波信号波形，假设进行频谱搬移的目标频点为fc，则对应每一相位的查找表分别储存着载波信号波形为其中n为时间序列，m为相位序列，m的取值为0、1、2、…、M-1；例如，假设一个M＝4的4相直接数字式频率查找表，存储的载波信号波形频率为fc，需要进行频谱搬频的基带信号采样频率为fs，则4相直接数字式频率查找表存储的信号波形可分别表示为在这种情况下，多相直接数字式频率查找表的工作时钟频率为fs/M＝983.04/4＝245.76MHz。
(3)多相单边带上变频模块：该模块将经过多相插值滤波后的基带信号进行频谱搬移，每一相位的基带信号分别乘以搬频因子其中n为时间序列，m为相位序列，m的取值为0、1、2、…、M-1。例如，基带信号经过4相插值滤波器，单路插值倍数s＝8，则经过多相插值滤波器后的基带信号采样频率为fs＝983.04MHz,若需将基带信号搬频至中心频率fc＝200MHz,则多相单边带上变频模块输入的4相基带信号分别乘以载波信号从而实现将基带信号频谱搬移至fc＝200MHz。此时多相单边带上变频模块的工作时钟频率为fs/M＝983.04/4＝245.76MHz。
(4)并行带通∑-Δ调制模块：该模块实现∑-Δ调制器的频点可调谐，提高了数字发射机的灵活性及可重构性。本模块采用如附图3所示的基本可调谐∑-Δ调制器的扩展结构，此基本可调谐∑-Δ调制器的输出Y(z)可表示为：
Y(z)＝X(z)+(1+az-1+z-2)Eq(z)
＝STF(z)X(z)+NTF(z)Eq(z)
在此可调谐∑-Δ调制结构中，信号传递函数STF(z)为1，噪声传递函数NTF(z)为NTF(z)＝(1+az-1+z-2)。当STF(z)＝1，NTF(z)＝(1+az-1+z-2)时，为了确定增益α的范围，必须评估传递函数的频率响应大小，这可以通过令z＝ejθ来计算单位圆上的NTF(z)。
|NTF(ejθ)|＝|1+ae-jθ+e-2jθ|
＝2cos(θ)+a
当频率响应的幅度为零时，可以得到噪声传递函数的陷波频率，从而可以推导出α＝-2*cos(2*pi*fc/fs)，因此，只要根据实际需求，改变∑-Δ调制器中的权重单元的放大电路，等效调整了α值，系统的信号传递函数和噪声传递函数就会发生变化，从而该调制器具有频点可调性。
要使此∑-Δ调制器工作在较高的时钟频率下，获得高信噪比的目标信号，可行方案是以此可调谐∑-Δ调制器为基础，对其系统函数H(z)进行相位分解，得到其等效的时间交织∑-Δ调制器，如图4所示为其4分支的时间交织∑-Δ调制器。随着分支数的增加，时间交织∑-Δ调制器的电路逻辑延时成比例线性增加。例如，要得到第2分支的量化比特输出X25(n)，需要对4分支时间交织∑-Δ调制器中的X22(n)进行计算，X22(n)的运算过程如下：
X43(n)＝a*X14(n-1)+X24(n-1)
X42(n)＝X41(n)-X43(n)
X45(n)＝sgn{X42(n)}
X44(n)＝X42(n)-X45(n)
X23(n)＝X44(n)+a*X34(n)
X22(n)＝X21(n)-X23(n)
X25(n)＝sgn{X22(n)}
X33(n)＝X14(n-1)+a*X44(n)
X32(n)＝X31(n)-X33(n)
X35(n)＝sgn{X32(n)}
X34(n)＝X32(n)-X35(n)
上式中，sgn{}表示量化，由上述运算过程，求得第2分支的量化比特输出X25(n)至少需要经过8个加法或减法逻辑时延和3个量化时延，电路的最高工作频率因此十分有限。时间交织∑-Δ调制器随着分支数的增加，其电路逻辑延时成比例线性增加，电路中的关键路径时延过大，难以提高电路的采样频率，需要对时间交织∑-Δ调制器进行优化，得到本方案技术中的并行带通∑-Δ调制模块，如图5所示。例如，同样得到得到第2分支的量化比特输出X25(n)，需要对4分支时间交织∑-Δ调制器中的X22(n)进行计算，其运算过程如下：
首先求出X22(n)的连等式
X22(n)＝X21(n)+A*X31(n)+B*X41(n)+C*X14(n-1)
+D*X24(n-1)+E*X45(n)+F*X35(n)
其中上式中的系数A、B、C、D、E、F都为α的函数，都是已知的常数。将此连等式中的加数进行两两相加的并行加法运算，只需要3个加法时延。考虑到在进行并行加法运算前还需要用等效的1～2个加减法时延进行加数的乘法运算，以及对其他分支的量化比特输出结果的预测判断，计算X22(n)需要6～7个加减法时延，再经过一个量化时延即可得到X25(n)的值。此时并行带通∑-Δ调制模块的工作时钟频率为fs/M＝983.04/4＝245.76MHz，等效的∑-Δ调制采样频率为983.04MHz。这种基于并行加法模块和预测单元的并行带通∑-Δ调制模块相较于时间交织∑-Δ调制器有效地优化了关键路径的时序，减少了逻辑运算时延，提高了数字电路中∑-Δ调制的等效采样频率。当分支数越多的时候，优化效果越明显。
上述实施例为本发明较佳的实施方式，但本发明的实施方式并不受上述实施例的限制，其他的任何未背离本发明的精神实质与原理下所作的改变、修饰、替代、组合、简化，均应为等效的置换方式，都包含在本发明的保护范围之内。