技术特征：
技术总结
本发明提供了一种基于FPGA的传输延时测试方法及装置，通过两个周期不同的时钟模拟不断收紧的两个时钟相位，并由边沿同步检测单元确定两个时钟的有效时钟沿对齐的时刻，以及由信号接收确定单元确定快时钟采集不到慢时钟信号的时刻，然后根据由计数器在两个时钟有效时钟沿对齐至快时钟采集不到慢时钟信号的时间区间内所计得的数来计算两个时钟的相位差，再由计算得到的相位差结合慢时钟的周期来确定待测电路的传输延时，有效提升了传输延时测试的精确性，使得用户在FPGA应用时能够合理减少设计余量，可充分发挥FPGA芯片的使用性能。
技术研发人员：田永杰
受保护的技术使用者：深圳市紫光同创电子有限公司
技术研发日：2018.09.07
技术公布日：2019.01.15