本申请涉及加密技术领域，尤其涉及一种加密及解密电路、加密及解密设备以及加密及解密方法。
背景技术：
随着计算机技术、通信技术的飞速发展，信息安全的问题越来越多的被关注，各种新型加密技术也层出不穷，与软件加密技术相比，硬件加密技术具有占用资源少、加密速度快等优点，使得硬件加密具有更大的发展潜力。目前，硬件加密一般采用锁相环(phaselockedloop，pll)作为时钟信号发生器来生成加密时钟信号，基于该加密时钟信号读取待加密的明文，并对待加密的明文进行加密，得到加密的密文，但是由于pll生成的加密时钟信号易被破解，该加密时钟信号的安全性不高，导致对信息加密过程中，加密的安全性较低。
技术实现要素：
本申请提供一种加密及解密电路、加密及解密设备以及加密及解密方法，用以解决现有技术在对信息加密过程中，加密的安全性较低的技术问题。
第一方面，本申请实施例提供一种加密电路，该加密电路包括：控制器、随机时钟信号发生器、加密模块；
其中，所述控制器，基于加密指令随机生成变频参数，并将所述变频参数发送给所述随机时钟信号发生器，其中，所述变频参数指示不同时长范围对应不同频率；
所述随机时钟信号发生器，基于基准时钟信号和所述变频参数生成加密时钟信号，并将所述加密时钟信号发送给所述加密模块，其中，所述加密时钟信号在不同时长范围内具有不同的频率，所述加密时钟信号的频率是所述基准时钟信号的频率的倍数；
所述加密模块，根据所述加密时钟信号的有效边沿接收待加密的明文，将所述待加密的明文进行加密，得到加密后的密文，其中，所述加密时钟信号的有效边沿是指上升沿或下降沿。
本申请实施提供的方案中，所述加密电路通过控制器随机生成变频参数，随机时钟信号发生器基于该变频参数生成不同时长范围内具有不同的频率的加密时钟信号，基于该加密时钟信号接收待加密的明文，并对待加密的明文进行加密，得到加密后的密文。因此，由于加密时钟信号在不同时长范围内具有不同的频率，即加密时钟信号的频率存在不固定性，提高了所述加密时钟信号的随机性以及安全性，进而提高了加密的安全性。
可选地，所述加密电路还包括随机序列发生器：
所述随机时钟信号发生器，还用于将所述基准时钟信号发送给所述随机序列发生器；
所述随机序列发生器，用于接收所述基准时钟信号，并基于所述基准时钟信号生成随机序列，以及将所述随机序列发送给所述加密模块；
所述加密模块，还用于接收所述随机序列，并基于所述加密时钟信号将所述随机序列和所述待加密的明文进行合并处理得到合并后的序列，将所述合并后的序列进行加密，得到加密的密文。
本申请实施例提供的方案中，所述随机序列发生器基于基准时钟信号生成随机序列，加密模块将所述随机序列和待加密的明文进行合并处理，得到合并后的序列，将所述合并后的序列进行加密处理，得到加密后的密文。因此，所述加密模块将待加密的明文与随机序列进行合并处理，即在待加密的明文中增加干扰序项，使得信息加密的过程中，加密的安全性更高。
可选地，所述加密电路还包括相位同步器：
所述随机时钟信号发生器，还用于将所述基准时钟信号以及所述加密时钟信号发送给所述相位同步器；
所述相位同步器，用于接收所述基准时钟信号以及所述加密时钟信号，并将所述基准时钟信号以及所述加密时钟信号进行相位同步处理，并将相位同步处理后的所述基准时钟信号发送给所述随机序列发生器，以及将相位同步处理后的所述加密时钟信号发送给所述加密模块。
本申请实施例提供的方案中，所述加密电路通过相位同步器将随机时钟信号发生器生成的基准时钟信号和加密时钟信号进行同步相位处理，使得所述基准时钟信号和所述加密时钟信号具有相同的相位，以使得加密电路中随机序列发生器和加密模块同步协作，加密电路工作的稳定性。可选地，所述随机时钟信号发生器包括：
基准时钟生成电路，与晶振连接，用于基于所述晶振的时钟信号生成所述基准时钟信号；
频率控制器，与所述控制器连接，用于接收所述变频参数；
变频时钟生成电路，与所述基准时钟生成电路以及所述频率控制器连接，用于基于所述基准时钟信号和所述变频参数生成所述加密时钟信号。
可选地，所述随机时钟信号发生器是时间平均频率直接周期合成taf-dps时钟信号发生器。
第二方面，本申请实施例提供一种解密电路，所述解密电路，包括：控制器、随机时钟信号发生器、相位同步器、解密模块；
其中，所述控制器，基于解密指令获取加密时钟信号的变频参数，将所述变频参数发送给所述随机时钟信号发生器；
所述随机时钟信号发生器，基于基准时钟信号和所述变频参数生成解密时钟信号，将所述基准时钟信号以及所述解密时钟信号发送给所述相位同步器；
所述相位同步器，将所述基准时钟信号与所述解密时钟信号进行相位同步处理，以使得所述基准时钟信号与所述解密时钟信号具有相同的相位，将所述解密时钟信号和所述基准时钟信号发送给所述解密模块；
所述解密模块，根据所述基准时钟信号的有效边沿接收加密后的密文，并基于所述解密时钟信号确定所述解密时钟信号的有效边沿所对应的所述加密后的密文的数据，将所述数据进行解密得到明文。
本申请实施提供的方案中，所述相位同步器将基准时钟信号与解密时钟信号进行相位同步处理，使得基准时钟信号与解密时钟信号具有相同的相位，所述解密模块基于所述基准时钟信号的有效边沿接收加密后的密文，并基于所述解密时钟信号确定所述解密时钟信号的有效边沿所对应的所述加密后的密文的数据，将所述数据进行解密得到明文。避免由于基准时钟信号与解密时钟信号不同相，导致基于解密时钟信号确定出的所述加密后的密文与加密得到的密文不相同，解密失败的问题。
第三方面，本申请实施例提供一种加密及解密设备，所述设备包括：如第一方面所述的加密电路以及如第二方面所述的解密电路。
可选地，所述加密电路中的控制器、与所述解密电路中的控制器为同一控制器，所述加密电路中的随机时钟信号发生器与所述解密电路中的随机时钟信号发生器为同一随机时钟信号发生器。
第四方面，本申请实施例提供一种加密的方法，所述方法包括：
接收加密指令以及晶振发送的时钟信号，基于所述时钟信号生成基准时钟信号以及基于所述加密指令随机生成变频参数，其中，所述变频参数指示不同时长范围对应不同频率；
基于所述基准时钟信号和所述变频参数生成加密时钟信号，其中，所述加密时钟信号在不同的时长范围内具有不同的频率，所述加密时钟信号的频率是所述基准时钟信号的频率的倍数；
根据所述加密时钟信号的有效边沿接收待加密的明文，并对所述待加密的明文进行加密得到加密后的密文，将所述加密后的密文发送给所述电子设备，其中，所述有效边沿是指上升沿或下降沿。
可选地，基于所述时钟信号生成基准时钟信号，包括：
基于所述时钟信号生成至少两个第一时钟信号，基于所述第一时钟信号生成的先后顺序，确定任意两个相邻所述第一时钟信号中对应的任一有效边沿之间的时间跨度；
基于所述时间跨度生成所述基准时钟信号。
可选地，对所述待加密的明文进行加密得到加密后的密文之前，还包括：
基于所述基准时钟信号生成随机序列；
基于所述加密时钟信号将所述随机序列和所述待加密的明文进行合并处理得到合并后的序列，将所述合并后的序列进行加密，得到加密的密文。
可选地，基于所述加密时钟信号将所述随机序列和所述待加密的明文进行合并处理得到合并后的序列，将所述合并后的序列进行加密，得到加密的密文，包括：
基于所述加密时钟信号，确定各个所述有效边沿对应的所述随机序列中的第一数据以及所述待加密的明文中的第二数据；
基于所述加密时钟信号的有效边沿，将所述随机序列中各个第一数据置换为与之对应的所述第二数据，得到合并后的序列，将所述合并后的序列进行加密得到所述加密后的密文。
可选地，根据所述加密时钟信号的有效边沿接收待加密的明文之前，还包括：
将所述加密时钟信号与所述基准时钟信号进行相位同步处理，以使得所述加密时钟信号与所述基准时钟信号具有相同的相位。
第五方面，本申请实施例提供一种解密的方法，所述方法包括：
接收解密指令，基于所述解密指令获取加密时钟信号的变频参数，以及基于基准时钟信号和所述变频参数生成解密时钟信号；
将所述基准时钟信号与所述解密时钟信号进行相位同步处理，以使得所述基准时钟信号与所述解密时钟信号具有相同的相位；
根据所述基准时钟信号的有效边沿接收加密后的密文，将所述密文进行解密得到明文。
附图说明
图1为本申请实施例所提供的一种加密电路的结构示意图；
图2为本申请实施例所提供的一种taf-dps时钟信号发生器的结构示意图；
图3为本申请实施例所提供的一种taf-dps时钟信号发生器生成加密时钟信号的示意图；
图4为本申请实施例所提供的一种加密模块接收待加密的明文的示意图；
图5为本申请实施例所提供的一种加密电路生成加密后的密文的示意图；
图6为本申请实施例所提供的一种解密电路的结构示意图；
图7为本申请实施例所提供的一种解密电路生成解密后的明文的示意图；
图8为本申请实施例所提供的一种解密及解密设备的结构示意图；
图9为本申请实施例所提供的一种加密的方法的步骤流程图；
图10为本申请实施例所提供的一种加密的方法的步骤流程图；
图11为本申请实施例所提供的一种加密的方法的步骤流程图；
图12为本申请实施例所提供的一种解密的方法的步骤流程图。
具体实施方式
本申请实施例提供的方案中，所描述的实施例仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本申请保护的范围。
为了更好的理解上述技术方案，下面通过附图以及具体实施例对本申请技术方案做详细的说明，应当理解本申请实施例以及实施例中的具体特征是对本申请技术方案的详细的说明，而不是对本申请技术方案的限定，在不冲突的情况下，本申请实施例以及实施例中的技术特征可以相互组合。
图1为本申请实施例提供一种加密电路100，该加密电路100包括：控制器101、随机时钟信号发生器102、加密模块103；
其中，所述控制器101，基于加密指令随机生成变频参数，并将所述变频参数发送给所述随机时钟信号发生器，其中，所述变频参数指示不同时长范围对应不同频率；
所述随机时钟信号发生器102，基于所述基准时钟信号和所述变频参数生成加密时钟信号，并将所述加密时钟信号发送给所述加密模块，其中，所述加密时钟信号在不同时长范围内具有不同的频率，所述加密时钟信号的频率是所述基准时钟信号的频率的倍数；
所述加密模块103，根据所述加密时钟信号的有效边沿接收待加密的明文，将所述待加密的明文进行加密，得到加密后的密文，其中，所述加密时钟信号的有效边沿是指上升沿或下降沿。
具体的，所述加密电路100通过通信接口与外部电子设备连接，例如，通信接口包括通用串行总线(universalserialbus，usb)，高速串行计算机扩展总线标准(peripheralcomponentinterconnectexpress，pcie)或串行高级技术附件(serialadvancedtechnologyattachment，sata)等，该电子设备基于所述通信接口向所述控制器101发送加密指令，以及基于所述通信接口将存储的明文发送给所述加密模块103，以便所述加密模块103对所述明文进行加密，并将加密后的密文通过所述通信接口发送给所述电子设备。应理解，所述电子设备包括计算机、服务器或云端设备等具有存储器的设备。
所述加密电路100还与晶振连接，其中，所述晶振是指石英晶体振荡器，当在所述晶振外部施加适当的电压后，它能够输出预先设置好的时钟信号，所述随机时钟信号发生器102接收晶振发送的时钟信号，并基于所述时钟信号生成基准时钟信号，其中，所述晶振可以设置于所述加密电路100的外部，也可设置于所述加密电路100的内部，在此不做限制。
为了便于理解上述加密电路100中各个器件相互协作进行加密的过程，下面对加密电路进行加密的过程进行详细的说明。
所述控制器101接收电子设备发送的加密指令，基于所述加密指令以及预设的密钥生成算法随机的生成变频参数，例如，预设的密钥生成算法包括：rsa加密算法、数据加密标准(dataencryptionstandard，des)、国际数据加密算法(internationaldataencryptionalgorithm，idea)等，然后，所述控制器101将所述变频参数发送给随机时钟信号发生器102，其中，所述变频参数包括多个频率参数以及每个所述频率参数对应的时长，所述频率参数用于指示不同时长对应不同频率，随机时钟信号发生器102接收晶振发送的时钟信号生成基准时钟信号，并基于基准时钟信号和所述变频参数生成加密时钟信号，并将所述加密时钟信号发送给所述加密模块103。
例如，所述变频参数包括10mhz，20mhz和30mhz三个频率参数，所述10mhz频率对应的时长为10s，所述20mhz频率对应的时长为15s，所述30mhz频率对应的时长为20s，所述随机时钟信号发生器基于晶振发送的时钟信号生成一个周期性的、频率为10mhz的基准时钟信号，所述随机时钟信号发生器基于所述基准时钟信号和所述变频参数生成总时长为45s的变频的加密时钟信号，其中，所述加密时钟信号前15s的频率为10mhz，中间10s的频率为20mhz，最后15s的频率为30mhz。如图2所示，所述随机时钟信号发生器包括：
基准时钟生成电路201，与晶振连接，用于基于所述晶振的时钟信号生成所述基准时钟信号；
频率控制器202，与所述控制器101连接，用于接收所述变频参数；
变频时钟生成电路203，与所述基准时钟生成电路201以及所述频率控制器202连接，用于基于所述基准时钟信号和所述变频参数生成所述加密时钟信号。
具体的，基准时钟信号生成电路201生成基准时钟信号的方式有多种，下面以两种较佳的方式为例进行说明：
方式1、所述基准时钟生成电路201接收晶振输入的时钟信号，并基于所述时钟信号的频率和周期，生成一个基准时钟信号，其中，所述基准时钟信号为周期性的时钟信号，所述基准时钟信号的频率为所述时钟信号的频率的倍数。
方式2、所述基准时钟生成电路201接收晶振输入的时钟信号，并基于所述时钟信号生成至少两个第一时钟信号，基于所述第一时钟信号生成的先后顺序，确定任意两个相邻所述第一时钟信号中对应的任一有效边沿之间的时间跨度，基于所述时间跨度生成所述基准时钟信号，其中，所述基准时钟信号的频率为所述时间跨度的整数倍。
所述基准时钟生成电路201生成所述基准时钟信号之后，将所述基准时钟信号发送给所述变频时钟生成电路203，然后，所述频率控制器202接收所述变频参数，基于将所述变频参数发送给所述变频时钟生成电路203，最后，所述变频时钟生成电路203基于所述基准时钟信号和所述变频参数生成所述加密时钟信号。
例如，如图3所示，所述基准时钟生成电路基于所述时钟信号生成4个第一时钟信号，基于所述第一时钟信号生成的先后顺序，确定任意两个相邻所述第一时钟信号中对应的任一有效边沿之间的时间跨度为tδ，将所述2tδ作为频率生成所述基准时钟信号clk_δ，所述频率控制器接收的所述变频参数包括4tδ、8tδ以及tδ这三种频率，所述4tδ的频率对应的时长为t1，所述8tδ的频率对应的时长为t2，所述tδ的频率对应的时长为t3，所述变频时钟生成电路基于所述基准时钟信号clk_δ和所述变频参数生成加密时钟信号clk_e。
进一步，所述时钟信号发生器的种类有多种，不同的随机时钟信号发生器在时钟信号频率切换速度、资源消耗以及产生的时钟信号的精度和很可调带宽等方面有所不同，可以基于电路的实际需求来选择所述时钟信号发生器。本申请实施例中，所述随机时钟信号发生器102可以是时间平均频率直接周期合成(timeaveragefrequencydirectperiodsynthesis，taf-dps)时钟信号发生器，其中，所述taf-dps时钟信号发生器具有时钟信号频率切换速度快、低资源消耗以及产生的时钟信号的精度高和很宽的可调带宽等优点。也可以是其他的时钟信号发生器，只要能够产生一个变频的时钟信号即可，在此不做限制。
应理解，由于受硬件电路工作原理的限制，所述taf-dps时钟信号发生器在切换频率时会有一定的时延，为了保证所述taf-dps时钟信号发生器能够顺利实现频率的切换，需要预先设置n个周期的时间作为保留窗口，n为不小于1的正整数，即所述taf-dps时钟信号发生器需要消耗n个周期的时间才能从一个频率切换到另一个频率。
最后，所述加密模块103接收所述加密时钟信号，并根据所述加密时钟信号的有效边沿接收电子设备中存储的待加密的明文，基于预设的加密算法将所述待加密的明文进行加密，得到加密后的密文，例如，所述预设的加密算法包括对称加密算法(如des加密算法)、非对称的加密算法(如rsa加密算法)以及哈希hash算法等。
为了便于理解加密模块103的加密过程，下面进行举例说明。
例如，参见图4，所述加密时钟信号clk_e的有效边沿为上升沿，所述待加密的明文为1100110001100，加密模块基于所述加密时钟信号clk_e的上升沿接收所述待加密的明文，然后加密模块基于预设的加密算法将接收的待加密的明文1100110001100进行加密处理，使得所述明文变成一段不可读的代码，该段不可读的代码即为加密后的密文。
本申请实施提供的方案中，所述加密电路100通过控制器101随机生成变频参数，随机时钟信号发生器102基于该变频参数生成不同时长范围内具有不同的频率的加密时钟信号，加密模块103基于该加密时钟信号接收待加密的明文，并对待加密的明文进行加密，得到加密后的密文。因此，由于加密时钟信号在不同时长范围内具有不同的频率，即加密时钟信号的频率存在不固定性，提高了所述加密时钟信号的随机性以及安全性，进而提高了加密的安全性。
进一步，为了实现提高加密数据的安全性的目的，所述加密电路100还包括随机序列发生器104：
所述随机时钟信号发生器102，还用于将所述基准时钟信号发送给所述随机序列发生器104；
所述随机序列发生器104，用于接收所述基准时钟信号，并基于所述基准时钟信号生成随机序列，以及将所述随机序列发送给所述加密模块103；
所述加密模块103，还用于接收所述随机序列104，并基于所述加密时钟信号将所述随机序列和所述待加密的明文进行合并处理得到合并后的序列，将所述合并后的序列进行加密，得到加密的密文。
例如，如图5所示，所述随机时钟信号发生器在生成基准时钟信号clk_δ之后，将所述基准时钟信号clk_δ发送给所述随机序列发生器，然后，所述随机序列发生器基于所述基准时钟信号clk_δ的上升沿生成随机序列011100101110101001001000101，将所述随机序列发送给所述加密模块，所述加密模块基于所述加密时钟信号clk_e的上升沿接收的待加密的明文为1100110001100，确定所述加密时钟信号clk_e的上升沿对应所述随机序列中的第一数据，以所述加密时钟信号clk_e为基准确定各个所述第一数据对应的所述待加密的明文中的第二数据，将所述随机序列中的各个第一数据替换为与其对应的第二数据，得到合并后的序列11110000111010000100100100基于预设的加密算法将所述合并后的序列进行加密得到加密后的密文。
本申请实施例提供的方案中，所述随机序列发生器基于基准时钟信号生成随机序列，加密模块将所述随机序列和待加密的明文进行合并处理，得到合并后的序列，将所述合并后的序列进行加密处理，得到加密后的密文。因此，所述加密模块将待加密的明文与随机序列进行合并处理，即在待加密的明文中增加干扰序项，使得信息加密的过程中，加密的安全性更高。
进一步，为了实现基准时钟信号与加密时钟信号的同步的目的，所述加密电路100还包括相位同步器105：
所述随机时钟信号发生器102，还用于将所述基准时钟信号以及所述加密时钟信号发送给所述相位同步器105；
所述相位同步器105，用于接收所述基准时钟信号以及所述加密时钟信号，并将所述基准时钟信号以及所述加密时钟信号进行相位同步处理，并将相位同步处理后的所述基准时钟信号发送给所述随机序列发生器104，以及将相位同步处理后的所述加密时钟信号发送给所述加密模块103。
本申请实施例提供的方案中，所述加密电路通过相位同步器将随机时钟信号发生器生成的基准时钟信号和加密时钟信号进行同步相位处理，使得所述基准时钟信号和所述加密时钟信号具有相同的相位，以使得加密电路中随机序列发生器和加密模块同步协作，加密电路工作的稳定性。
图6为本申请实施例提供一种解密电路600，所述解密电路600，包括：控制器601、随机时钟信号发生器602、相位同步器603、解密模块604；
其中，所述控制器601，基于所述解密指令获取加密时钟信号的变频参数，将所述变频参数发送给所述随机时钟信号发生器602；
所述随机时钟信号发生器602，基于基准时钟信号和所述变频参数生成解密时钟信号，将所述基准时钟信号以及所述解密时钟信号发送给所述相位同步器603；
所述相位同步器603，将所述基准时钟信号与所述解密时钟信号进行相位同步处理，以使得所述基准时钟信号与所述解密时钟信号具有相同的相位，将所述解密时钟信号和所述基准时钟信号发送给所述解密模块604；
所述解密模块604，根据所述基准时钟信号的有效边沿接收加密后的密文，并基于所述解密时钟信号确定所述解密时钟信号的有效边沿所对应的所述加密后的密文的数据，将所述数据进行解密得到明文。
具体的，由于上述加密电路100对所述待加密的明文进行加密的得到密文的方式有多种，并具体对以下两种常见的情况进行了详细说明：加密电路100直接对接收的待加密的明文进行加密，即加密后的密文不包括随机序列，或将随机序列发生器生成的随机序列和待加密的明文进行合并处理，将合并处理后的序列进行加密，得到加密后的密文，即加密后的密文包括随机序列。那么相对应的，所述解密模块604对加密后的密文进行解密也包括多种方式，下面对上述两种常见的加密方式的解密过程进行详细的说明：
情况1、若所述解密模块604根据所述基准时钟信号的有效边沿接收到的加密后的密文不包含随机序列时，所述解密模块604基于预设的解密算法直接将接收到的密文进行解密得到解密后的明文。
情况2、若所述解密模块604根据所述基准时钟信号的有效边沿接收到的加密后的密文包含随机序列时，所述解密模块604在接收到加密的密文后，再基于所述解密时钟信号确定在所述密文中所述解密时钟信号的有效边沿所对应的数据，然后基于预设的解密算法将所述数据进行解密得到明文。
下面以情况2为例，进行举例详细说明解密模块604的解密过程。
例如，如图7所示，所述解密模块根据基准时钟信号的上升沿接收加密后的密文为11110000111010000100100100，然后，基于解密时钟信号的上升沿，确定所述加密后的密文中与所述解密时钟信号对应的序列为1100110001100，再基于预设的解密算法将序列1100110001100进行解密得到解密后的明文。
本申请实施提供的方案中，所述相位同步器将基准时钟信号与解密时钟信号进行相位同步处理，使得基准时钟信号与解密时钟信号具有相同的相位，所述解密模块基于所述基准时钟信号的有效边沿接收加密后的密文，并基于所述解密时钟信号确定所述解密时钟信号的有效边沿所对应的所述加密后的密文的数据，将所述数据进行解密得到明文。避免由于基准时钟信号与解密时钟信号不同相，导致基于解密时钟信号确定出的所述加密后的密文与加密得到的密文不相同，解密失败的问题。
图8为本申请实施例提供一种加密及解密设备，所述设备包括：上述的加密电路100以及上述的解密电路600。
具体的，所述加密电路100中的控制器101与所述解密电路600中的控制器601在实体硬件结构中可以是同一控制器，所述加密电路100中的随机时钟信号发生器102与所述解密电路600中的随机时钟信号发生器602在实体硬件结构中可以是同一随机时钟信号发生器。
应理解，所述加密及解密设备可以是固化有加密及解密电路的加密卡，所述加密卡可以通过多种接口与电子设备通信连接，例如，所述接口包括：usb、pcie或者sata等，将所述电子设备存储器件中存储的数据进行加密，例如，所述存储器件包括：只读存储器rom、读/写存储器ram或磁盘等，所述加密包括：完整磁盘加密、磁盘分区加密或文件加密等。
基于上述同样的发明构思，本申请实施例提供一种加密的方法，如图9所示，所述方法包括：
步骤901，加密电路接收加密指令以及晶振发送的时钟信号，基于所述时钟信号生成基准时钟信号以及基于所述加密指令随机生成变频参数，其中，所述变频参数指示不同时长范围对应不同频率。
步骤902，加密电路基于所述基准时钟信号和所述变频参数生成加密时钟信号，其中，所述加密时钟信号在不同的时长范围内具有不同的频率，所述加密时钟信号的频率是所述基准时钟信号的频率的倍数。
步骤903，加密电路根据所述加密时钟信号的有效边沿接收待加密的明文，并对所述待加密的明文进行加密得到加密后的密文，将所述加密后的密文发送给所述电子设备，其中，所述有效边沿是指上升沿或下降沿。
可选地，加密电路基于所述时钟信号生成基准时钟信号，包括：
基于所述时钟信号生成至少两个第一时钟信号，基于所述第一时钟信号生成的先后顺序，确定任意两个相邻所述第一时钟信号中对应的任一有效边沿之间的时间跨度；
基于所述时间跨度生成所述基准时钟信号。
可选地，参见图10，加密电路对所述待加密的明文进行加密得到加密后的密文之前，还包括：
步骤1001，加密电路基于所述基准时钟信号生成随机序列。
步骤1002，加密电路基于所述加密时钟信号将所述随机序列和所述待加密的明文进行合并处理得到合并后的序列，将所述合并后的序列进行加密，得到加密的密文。
可选地，加密电路基于所述加密时钟信号将所述随机序列和所述待加密的明文进行合并处理得到合并后的序列，将所述合并后的序列进行加密，得到加密的密文，包括：
基于所述加密时钟信号，确定各个所述有效边沿对应的所述随机序列中的第一数据以及所述待加密的明文中的第二数据；
基于所述加密时钟信号的有效边沿，将所述随机序列中各个第一数据置换为与之对应的所述第二数据，得到合并后的序列，将所述合并后的序列进行加密得到所述加密后的密文。
可选地，参见图11，在步骤903加密电路根据所述加密时钟信号的有效边沿接收待加密的明文之前，还包括：
步骤1101，加密电路将所述加密时钟信号与所述基准时钟信号进行相位同步处理，以使得所述加密时钟信号与所述基准时钟信号具有相同的相位。
具体的，此处对数据进行加密，是基于上述加密电路进行的，因此，加密的过程与上述加密电路进行加密的过程相同，在此，对于重复之处不在赘述。
基于上述同样的发明构思，本申请实施例提供一种解密的方法，参见图12，所述方法包括：
步骤1201，解密电路接收解密指令，基于所述解密指令获取加密时钟信号的变频参数，以及基于基准时钟信号和所述变频参数生成解密时钟信号。
步骤1202，解密电路将所述基准时钟信号与所述解密时钟信号进行相位同步处理，以使得所述基准时钟信号与所述解密时钟信号具有相同的相位。
步骤1203，解密电路根据所述基准时钟信号的有效边沿接收加密后的密文，将所述密文进行解密得到明文。
具体的，此处对数据进行解密，是基于上述解密电路进行的，因此，解密的过程与上述解密电路进行解密的过程相同，在此，对于重复之处不在赘述。
本领域内的技术人员应明白，本申请的实施例可提供为方法、系统、或计算机程序产品。因此，本申请可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本申请可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器和光学存储器等)上实施的计算机程序产品的形式。
本申请是参照根据本申请实施例的方法、设备(系统)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。
这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。
这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。
显然，本领域的技术人员可以对本申请进行各种改动和变型而不脱离本申请的精神和范围。这样，倘若本申请的这些修改和变型属于本申请权利要求及其等同技术的范围之内，则本申请也意图包含这些改动和变型在内。