精密时间预测同步电子系统的制作方法

本发明涉及电子控制技术和广播电视领域，用这种装置预测重现的同步信号与原始信号同步一致，不会因长距离传输产生延迟。

背景技术：

无线电定位、导航以及广播电视同步发射等系统都需要统一的时间同步，一个大系统需要用一个同步信号统一同步多个子系统。大多数情况下，使用来自于北斗、gps或原子钟的1pps脉冲信号。在电缆中，电磁波的速度大约真空光速的2/3，也就是说线缆长度每增加200米，同步信号就有大约1微秒的明显延迟。因为同步信源距离各个子系统的线路长度不一样，所以同一个同步信号到达各个子系统时存在时间差异，不能真正同步。因为真空光速为宇宙极限速度，所以同步信息的传播速度也不可能超过光速。为了实现各子系统同步，目前都是采取时间延迟方法。因为距离信源较近的系统，同步信号较早到达，所以要对其进行延迟，使之与其他远处的系统同步。在工程实施中，需要测量出最远子系统的延迟数值，然后用延时器延迟其他子系统的信号。如果添加新子系统，就必须进行调整。因近处已被原有子系统占据，所以新子系统常常又是最远的子系统。整个系统最远延迟改变必须调整所有子系统的延迟。

技术实现要素：

本发明为解决现有预测同步系统不能实现真正同步的问题，提供一种精密时间预测同步电子系统。

精密时间预测同步电子系统,包括同步信源输入端，第一等长电缆，第二等长电缆，第三等长电缆，同步信号输出端，信源端电路和接收端电路；

所述同步信源输入端与信源端电路的输入端连接，信源端电路的a输出端经第一等长电缆与接收端电路的a输入端连接，信源端电路的b输入端经第二等长电缆与接收端电路的b输出端连接，信源端电路的c输出端经第三等长电缆与接收端电路的c输入端连接，接收端电路的out输出端与同步信号输出端连接；

在所述信源端电路设置超前半比锁相电路，通过所述超前半比锁相电路预测产生超前时间为t的同步信号，所述同步信号经过第一等长电缆传输到达接收端电路被延迟t时长，在接收端电路的out输出端获得与原始同步信号px无延迟的同步信号；实现过程为：

所述同步信源输入端输入的原始同步信号px经信源端电路的a输出端，变成输出信号pa0，所述输出信号pa0经过第一等长电缆传输到接收端电路的a输入端，变成输入信号pa1，所述输入信号pa1与输出信号pa0的延迟为t，所述输入信号pa1经接收端电路的b输出端输出信号pb0，所述输出信号pb0经第二等长线缆反馈回信源端电路的b输入端，变为输入信号pb1，所述输入信号pb1与原始同步信号px之间延迟为2t；

所述超前半比锁相电路利用原始同步信号px以及延迟为2t的输入信号pb1预测产生一个比原始同步信号px超前时间为t输出信号pc0，所述超前同步信号pc0从信源端电路的c输出端输出，经过第三等长电缆传输到达接收端电路的c输入端，变成输入信号pc1，所述输入信号pc1与输出信号pc0的延迟为t，所述接收端电路获得与原始同步信号px无延迟的输入信号pc1；

所述超前半比锁相电路包括输入端ina，输入端inb，输出端，时钟输入端，第一d触发器，第二d触发器，第二d触发器，第四d触发器，第一与门，第二与门，第三与门，非门，第一数据锁存器，第二数据锁存器，第三数据锁存器，可逆计数器，计数器，减法器，第一比较器，第二比较器，第一或门，第二或门，第一t触发器和第二t触发器；

所述输入端ina与第一d触发器的c输入端连接，输入端inb与第四d触发器的c输入端连接，时钟输入端分别与可逆计数器的clk输入端，第二t触发器的c输入端，计数器的cp输入端以及第一t触发器的c输入端连接；

vcc分别与第一d触发器的d输入端，第二d触发器的d输入端，第三d触发器的d输入端，第二t触发器的t输入端以及第四d触发器的d输入端连接；

第一与门的输出端分别与第一d触发器的clr异步输入端以及第二d触发器的clr异步输入端连接，第二与门的输出端分别与第三d触发器的clr异步输入端以及第四d触发器的clr异步输入端连接；

第一d触发器的q端与第一与门的a输入端连接，第二d触发器的q端分别与第一与门的b输入端，第二或门的b输入端以及非门的输入端连接；

第三d触发器的q端分别与第二与门的a输入端，第一数据锁存器的c输入端，第二数据锁存器的c输入端以及第三与门的b输入端连接，第四d触发器的q端与第二与门的b输入端连接；

第二t触发器的q端与第三与门的a输入端连接；

第三与门的输出端与第二或门的a输入端连接，第二或门的输出端与可逆

—计数器的ce端连接，非门的输出端与可逆计数器的i/d输入端连接，可逆计数器的输出端q[n..0]通过n+1条数据线与第一数据锁存器的d[n..0]输入端连接，第一数据锁存器的q[n..0]输出端通过数据总线d[n..0]与减法器的a输入端连接，第一数据锁存器的qn输出端通过数据总线d[n..1]与第二数据锁存器的d[n-1..0]输入端连接，第二数据锁存器的q[n..0]输出端通过n+1条数据总线与减法器的b输入端连接；

减法器的y输出端与第三数据锁存器的d[n..0]输入端连接，第三数据锁存器的q[n..0]输出端通过数据总线p[n..0]与第一比较器的a输入端连接；

计数器的q[n..0]输出端通过数据总线q[n..0]与第一比较器的b输入端连接，计数器的q[n-1..0]输出端通过数据总线q[n-1..0]与第二比较器的a输入端连接；

第一数据锁存器的q[n..1]输出端通过数据总线p[n..1]与第二比较器的b输入端连接；第一比较器的输出端分别与计数器的clr输入端以及第一或门的a输入端连接；第二比较器的输出端与第一或门的b输入端连接，第一或门的输出端与第一t触发器的t输入端连接；第一t触发器的q输出端分别与第一数据锁存器的c输入端，第二d触发器的c输入端、第三d触发器的c输入端以及输出端连接。

本发明的有益效果：本发明所述的预测同步系统，同步信号从信源发送到接收端延迟为t，反射回到信源会延迟2t，反射延迟后的信号再次到达接收端总共产生延迟为3t，各信号的时间差与传输延迟成比例；因此可预测得到精密时间同步信号。

本发明所述的预测同步系统，在接收端得到的同步信号并不是从传输获得，而是以传输来的同步信号为基准经预测提前产生。系统可自动适应并准确预测出因传输链路长距离传输产生的时间延迟，并且在实施安装过程中即不需要测量传输距离，也不需要调整电路参数，所有经过不同传输距离的同步信息都能自动与原始同步信号保持同步一致。

本发明提供的预测同步系统可以自动匹配传输电缆的长度，按延迟比例为各个子系统重建同步信号。即不需要测量实际电缆有多长，又不需要测量信号延迟时间究竟是多少。被同步的各个子系统相互无关，任何单个子系统的改变都无需调整其他子系统。即可以产生与同步信源无延时无相位差的同步信号，也可以产生与信源相比具有固定超前或滞后量的同步信号。

本发明可以自动测量信号在线路中的延迟量并预测产生一个比原始同步超前的信号，采用超前与延迟等量补偿的方式，实现被同步的系统与原始同步信号精确同步无延迟；在实际应用中无需任何调整。

附图说明

图1为本发明所述的精密时间预测同步电子系统的电路原理图；

图2为本发明所述的精密时间预测同步电子系统中超前半比锁相电路的电路原理图；

图3为本发明所述的精密时间预测同步电子系统中居中等比锁相电路的电路原理图；

图4为本发明所述的精密时间预测同步电子系统中居中比例同步模式下三个信号的波形图；ina，inb以及out三个信号在的波形图；图中三个信号a、信号b和输出信号out边沿到达的先后顺序为信号a、输出信号out、信号b，时间差ta＝tb；

图5为本发明所述的精密时间预测同步电子系统中超前半比同步模式下的波形图；图中信号a、信号b和输出信号out三个信号边沿到达的先后顺序为输出信号out、信号a、信号b，时间差2ta＝tb。

具体实施方式

具体实施方式一、结合图1和图2说明本实施方式，精密时间预测同步电子系统，包括同步信源输入端sin，第一等长电缆，第二等长电缆，第三等长电缆，同步信号输出端sout，信源端电路snd和接收端电路rec；

所述同步信源输入端sin与信源端电路snd的输入端连接，信源端电路snd的a输出端经第一等长电缆与接收端电路rec的a输入端连接，信源端电路snd的b输入端经第二等长电缆与接收端电路rec的b输出端连接，信源端电路snd的c输出端经第三等长电缆与接收端电路rec的c输入端连接，接收端电路rec的out输出端与同步信号输出端sout连接；

所述信源端电路snd包括超前半比锁相电路，在所述信源端电路snd预测产生超前时间为t的同步信号，所述同步信号经过第一等长电缆传输到达接收端电路rec被延迟t时长，在接收端电路rec的out输出端获得与原始同步信号px无延迟的同步信号；实现过程为：

所述同步信源输入端sin输入的原始同步信号px经信源端电路snd的a输出端，变成输出信号pa0，所述输出信号pa0经过第一等长电缆传输到接收端电路rec的a输入端，变成输入信号pa1，所述输入信号pa1与输出信号pa0的延迟为t，所述输入信号pa1经接收端电路rec的b输出端输出信号pb0，所述输出信号pb0经第二等长线缆反馈回信源端电路snd的b输入端，变为输入信号pb1，所述输入信号pb1与原始同步信号px之间延迟为2t；

所述超前半比锁相电路利用原始同步信号px以及延迟为2t的输入信号pb1预测产生一个比原始同步信号px超前时间为t输出信号pc0，所述输出售号pc0从信源端电路snd的c输出端输出，经过第三等长电缆传输到达接收端电路rec的c输入端，变成输入信号pc1，所述输入信号pc1与输出信号pc0的延迟为t，超前量与延迟量可相互抵消，所述接收端电路rec获得与原始同步信号px无延迟的输入信号pc1；

结合图2，所述超前半比锁相电路包括所述超前半比锁相电路包括输入端ina，输入端inb，输出端out，时钟输入端osc，第一d触发器u1，第二d触发器u2，第二d触发器u10，第四d触发器u4，第一与门u3，第二与门u11，第三与门u19，非门u5，第一数据锁存器u7，第二数据锁存器u8，第三数据锁存器u12，可逆计数器u6，计数器u15，减法器u9，第一比较器u13，第二比较器u14，第一或门u16，第二或门u20，第一t触发器u17和第二t触发器u18；

所述输入端ina与第一d触发器u1的c输入端连接，输入端inb与第四d触发器u4的c输入端连接，时钟输入端osc分别与可逆计数器u6的clk输入端，第二t触发器u18的c输入端，计数器u15的cp输入端以及第一t触发器u17的c输入端连接；

vcc分别与第一d触发器u1的d输入端，第二d触发器u2的d输入端，第三d触发器u10的d输入端，第二t触发器u18的t输入端以及第四d触发器u4的d输入端连接；

第一与门u3的输出端分别与第一d触发器u1的clr异步输入端以及第二d触发器u2的clr异步输入端连接，第二与门u11的输出端分别与第三d触发器u10的clr异步输入端以及第四d触发器u4的clr异步输入端连接；

第一d触发器u1的q端与第一与门u3的a输入端连接，第二d触发器u2的q端分别与第一与门u3的b输入端，第二或门u20的b输入端以及非门u5的输入端连接；

第三d触发器u10的q端分别与第二与门u11的a输入端，第一数据锁存器u7的c输入端，第二数据锁存器u8的c输入端以及第三与门u19的b输入端连接，第四d触发器u4的q端与第二与门u11的b输入端连接；

第二t触发器u18的q端与第三与门u19的a输入端连接；

第三与门u19的输出端与第二或门u20的a输入端连接，第二或门u20的—输出端与可逆计数器u6的ce端连接，非门u5的输出端与可逆计数器u6的i/d输入端连接，可逆计数器u6的输出端q[n..0]通过n+1条数据线与第一数据锁存器u7的d[n..0]输入端连接，第一数据锁存器u7的q[n..0]输出端通过数据总线d[n..0]与减法器u9的a输入端连接，第一数据锁存器u7的qn输出端通过数据总线d[n..1]与第二数据锁存器u8的d[n-1..0]输入端连接，第二数据锁存器u8的q[n..0]输出端通过n+1条数据总线与减法器u9的b输入端连接；

减法器u9的y输出端与第三数据锁存器u12的d[n..0]输入端连接，第三数据锁存器u12的q[n..0]输出端通过数据总线p[n..0]与第一比较器u13的a输入端连接；

计数器u15的q[n..0]输出端通过数据总线q[n..0]与第一比较器u13的b输入端连接，计数器u15的q[n-1..0]输出端通过数据总线q[n-1..0]与第二比较器u14的a输入端连接；

第一数据锁存器u12的q[n..1]输出端通过数据总线p[n..1]与第二比较器(u14)的b输入端连接；第一比较器u13的输出端分别与计数器u15的clr输入端以及第一或门u16的a输入端连接；第二比较器u14的输出端与第一或门u16的b输入端连接，第一或门u16的输出端与第一t触发器u17的t输入端连接；第一t触发器u17的q输出端分别与第一数据锁存器u12的c输入端，第二d触发器u2的c输入端、第三d触发器u10的c输入端以及输出端out连接。

本实施方式中，从信源端电路snd的a输出端输出信号为pa0，经过第一等长电缆传输到接收端电路rec的a输入端成为pa1，pa1与pa0之间存在延迟时间为t1，数值等于电磁波在线缆a中的传播时间加上接口电路元件的延迟；接收端电路rec的b输出端输出信号为pb0，经过第二等长电缆信号发送到信源端电路snd的b输入端成为pb1，pb1与pb0之间的延迟时间为t2；信源端电路snd的c输出端输出信号为pc0，经过第三等长电缆c传输到接收端电路rec的c输入端成为pc1，pc1与pc0之间有延迟时间为t3；信源端电路snd与接收端电路rec使用相同的电路元件设计信号发送和接收电路，并且用三条长度相等的电缆传输信号，因此三个信号延迟时间t1、t2以及t3相等，数值都为t。

本实施方式中，第一等长电缆、第二等长电缆以及第三等长电缆，这三条电缆长度相等，在实际应用中可以是一条多芯电缆中的三条芯线，或者是三对双绞芯线，也可以是单芯或多芯的可复用传送三组信息的电线或光纤组成；用一条多芯电缆中的几条芯线作为所述三条等长电缆，只需保证它们的长度相等而不需要测量真实长度。

具体实施方式二、本实施方式采用在所述接收端电路rec设置超前半比锁相电路代替具体实施方式一所述的信源端电路snd的超前半比锁相电路，在接收端电路rec预测产生一个与原始同步信号无延迟的精密时间同步信号具体实施方式为：

同步信源输入端sin输入的原始同步信号为px，直接从信源端电路snd的a输出端输出信号为pa0，经过第一等长电缆发送到接收端电路rec的a输入端，变成输入信号为pa1，输入信号pa1与输出信号pa0存在延迟为t，将所述输入信号pa1从接收端电路rec的b输出端变成输出信号pb0，所述输出信号pbo经过第二等长电缆反馈回到信源端电路snd的b输入端，变成输入信号pb1，所述输入信号pb1与原始同步信号px之端存在延迟为2t；将所述输入信号pb1从信源端电路snd的c输出端变成输出信号pc0，所述输出信号pco经过第三等长电缆传输到接收端电路rec的c输入端，变成输入信号pc1，所述输入信号pc1与原始同步信号px之间存在延迟为3t；所述接收端电路rec收两个信号分别是延迟为t的信号pa1以及延迟为3t的信号pc1，两个信号的时间差与传输延迟成正比；所述超前半比锁相电路产生的同步信号pz与原始同步信号px无延迟。

具体实施方式三、采用在所述信源端电路snd内部设置居中等比锁相电路代替具体实施方式一所述的信源端电路snd的超前半比锁相电路；在信源端电路snd预测产生一个超前同步信号，所述超前同步信号到达接收端电路rec时与原始同步信号无延迟；具体实现方式为：

同步信源输入端sin输入的原始同步信号为px；信源端电路snd内部有一个锁相环pll，锁相环pll的压控振荡器vco输出信号输出到信源端电路snd的a输出端输出信号pa0，经过第一等长电缆发送到接收端电路rec的a输入端变成输入信号pa1，所述输入信号pa1与输出信号pa0存在延迟为t，所述输入信号pa1经接收端电路rec的b输出端变成输出信号pb0，经过第二等长电缆反馈回到信源端电路snd的b输入端变成输入信号pb1，所述输入信号pb1与原始同步信号px存在延迟为2t；所述原始同步信号px，以及所述输入信号pb1分别接在锁相环pll中鉴相器的两个输入端，若锁相环pll进入锁定状态后，则所述输出信号pa0信号超前原始同步信号px为2t；

将超前为2t的输出信号pa0以及原始同步信号px，利用居中等比锁相电路预测产生一个比原始同步信号超前时间为t的超前同步信号pc0；所述超前同步信号pco经过第三等长电缆发送到接收端电路rec的c输入端变成输入信号pc1；所述输入信号pc1与超前同步信号pc0存在延迟为t，由所述超前同步信号pc0超前原始同步信号px延迟为t；故输入信号pc1与原始同步信号px无延迟。

结合图3说明本实施方式，本实施方式中，所述居中等比锁相电路包括输入端ina，输入端inb，输出端out，时钟输入端osc，第一d触发器u1，第二d触发器u2，第三d触发器u10，第四d触发器u4，第一与门u3，第二与门u11，第二或门u18，非门u5，第一数据锁存器u7，第二数据锁存器u8，第三数据锁存器u12，可逆计数器u6，计数器u15，减法器u9，第一比较器u13，第二比较器u14，第一或门u16和t触发器u17；

所述输入端ina与第一d触发器u1的c输入端连接，输入端inb与第四d触发器u4的c输入端连接；

时钟输入端osc分别与可逆计数器u6的clk输入端，计数器u15的cp输入端以及t触发器u17的c输入端连接；

vcc分别与第一d触发器u1的d输入端，第二d触发器u2的d输入端，第三d触发器u10的d输入端以及第四d触发器u4的d输入端连接；

第一与门u3的输出端分别与第一d触发器u1的clr异步输入端以及第二d触发器u2的clr异步输入端连接，第二与门u11的输出端分别与第三d触发器u10的clr异步输入端以及第四d触发器u4的clr异步输入端连接；

第一d触发器u1的q端分别与第一与门u3的a输入端，非门u5的输入端以及第二或门u18的a输入端连接，第二d触发器u2的q端与第一与门u3的b输入端连接，第三d触发器u10的q端分别与第二与门u11的a输入端以及第二或门u18的b输入端连接，第四d触发器u4的q端与第一与门u11的b输入端连接，第二或门u18的输出端分别与可逆计数器u6的ce输入端，第一数据锁存器u7的c输入端以及第二数据锁存器u8的c输入端连接；

非门u5的输出端与可逆计数器u6的i/d输入端连接，可逆计数器u6的输出端q[n..0]通过n+1条数据线与第一数据锁存器u7的d[n..0]输入端连接，第一数据锁存器u7的q[n..0]输出端通过d[n..0]数据总线与减法器u9的a输入端连接，第一数据锁存器u7的q[n..1]输出端通过d[n..1]数据总线与第二数据锁存器u8的d[n-1..0]输入端连接；

第二数据锁存器u8的q[n..0]输出端与减法器u9的b输入端连接，

减法器u9的y输出端与第三数据锁存器u12的d[n..0]输入端连接，

第三数据锁存器u12的q[n..0]输出端通过p[n..0]数据总线与第一比较器u13的a输入端连接，

第三数据锁存器u12的q[n..0]输出端通过数据总线p[n..1]与第二比较器u14的b输入端连接，第二比较器u14的输出端与第一或门u16的b输入端连接；

计数器u15的q[n..0]输出端通过数据总线q[n..0]与第一比较器u13的b输入端连接，计数器u15的q[n-1..0]输出端通过数据总线q[n-1..0]与第二比较器u14的a输入端连接；第一比较器u13的输出端分别与计数器u15的clr输入端以及第一或门u16的a输入端连接，第一或门u16的输出端与t触发器u17的t输入端连接；t触发器u17的q输出端分别与第三数据锁存器u12的c输入端，第二d触发器u2的c输入端、第三d触发器u10的c输入端以及输出端out连接。

具体实施方式四、采用在所述接收端电路rec中设置居中等比锁相电路代替具体实施方式三所述的信源端电路snd的居中等比锁相电路；在接收端电路rec预测产生一个与原始同步信号无延迟的精密时间同步信号，具体实现方式为：

同步信源输入端sin输入的原始同步信号px，直接从信源端电路sndc输出端输出的输出信号pc0，经过第三等长电缆发送到接收端电路rec的c输入端变为输入信号pc1，所述输入信号pc1与原始同步信号px存在延迟为t；信源端电路snd内部有一个锁相环pll，锁相环pll的压控振荡器vco输出信号输出到信源端电路snd的a输出端输出信号pa0，所述输出信号pa0经过第一等长电缆发送到接收端电路rec的a输入端变成输入信号pa1，所述输入信号pa1与输出信号pa0存在延迟为t，输入信号pa1从接收端电路rec的b输出端输出信号pb0，所述输出信号pb0经过第二等长电缆反馈回到信源端电路snd的b输入端变成输入信号pb1，所述输入信号pb1与原始同步信号px存在延迟为2t；所述原始同步信号信号px以及输入信号pb1分别接在锁相环pll中鉴相器的两个输入端，若锁相环pll进入锁定状态后，则所述输出信号pa0信号超前原始同步信号px为2t，并且所述输入信号pa1超前原始同步信号px为t；利用比原始同步信号px超前为t的输出信号pa1，以及与原始同步信号px延迟同样为t的输入信号pc1，通过居中等比锁相电路预测产生的同步信号pz，所述同步信号pz与原始同步信号px无延迟。

结合图4说明本实施方式，本实施方式所述的超前半比锁相电路中，两个频率都为f的信号a、信号b分别经输入端ina和输入端inb输入，并且信号a的上升沿先于信号b的上升沿到达，在电路完成同步锁定之后输出信号out，所述输入信号out的频率自动等于f，并且输入信号out超前于信号a且存在时间差ta，信号a与信号b之间存在时间差tb；时间差ta与时间差tb存在二倍比例关系。这种二倍比例关系可一直锁相保持，与ina和inb两个信号频率或时间差的绝对大小无关；

结合图5说明本实施方式，本实施方式所述的居中等比锁相电路中，两个频率都为f的信号a、信号b别经输入端ina和输入端inb输入，并且信号a的上升沿先于信号b的上升沿到达，在电路完成同步锁定之后输出信号out，频率自动等于f，并且信号a超前于输出信号out且存在时间差ta，输出信号out超前于信号b且存在时间差tb；时间差ta与时间差tb数值相等。这种等比关系可以一直保持，与ina和inb两个信号频率或时间差的绝对大小无关。