突发错误附加装置和附加方法，及其试验信号产生装置与流程

本发明涉及一种突发错误附加装置、使用其的试验信号产生装置及突发错误附加方法，尤其涉及一种用于生成使用pam4传输的通信设备的误码率测量用试验信号的突发错误附加装置、使用其的试验信号产生装置及突发错误附加方法。

背景技术：

近年来，通信系统日趋高速化，且推进构成通信系统的各种通信设备的高性能化。而且，作为这些通信设备中的信号质量评价的指标之一，已知有以接收数据中产生了比特误码的数量与接收数据的总数的比较来定义的比特误码率。

在以ieee来定义的200g或400g等标准中，为了响应比特率的超高速化，不是基于至今为止的pam2(nrz：nonreturntozero/不归零制)信号的传输，而是规定有基于pam4信号的传输。pam4信号由包括“0(00)”、“1(01)”、“2(10)”、“3(11)”的四个pam4符号构成。

在基于pam4信号的传输中，作为用于去除突发错误的编码方法，使用预编码处理。在发送侧的装置中，执行预编码处理的预编码器按照下述式(1)及式(2)，进行将pam4信号转换为预编码符号p(j)的处理。

[数式1]

p(j+1)＝(g(j+1)-p(j))mod4...(1)

p(1)＝g(1)...(2)在此，j设为1以上的整数。p(j)为第j个预编码(precode)符号。g(j)为第j个格雷码(graycode)符号，是pam4信号的四个pam4符号0、1、2、3分别转换为0、1、3、2的符号。

另一方面，在接收侧的装置中，对被预编码处理的pam4信号进行解码的预编码解码器按照式(3)及式(4)，进行将预编码符号p(j)转换为格雷码g(j)的处理。

[数式2]

g(j+1)＝(p(j+1)+p(j))mod4...(3)

g(1)＝p(1)...(4)在此，j设为1以上的整数。p(j)为第j个预编码符号。g(j)为第j个格雷码符号。

在图5中示出从预编码器输出的被预编码处理的pam4符号的msb(最上位比特)及lsb(最下位比特)的一例及当对从预编码器输出的上述pam4符号附加了错误时从预编码解码器输出的格雷码的msb及lsb的一例。图5中的阴影表示附加有错误的比特或符号。并且，图5的“跃迁差”栏示出了错误附加前的被预编码处理的pam4符号与错误附加后的被预编码处理的pam4符号的电平差。

如图5所示，例如，当仅对被预编码处理的pam4符号的msb附加了1比特的错误时，在解码后的格雷码的msb中产生2比特的错误。另一方面，当仅对被预编码处理的pam4符号的msb附加了n比特(n≥2)的突发错误时，在解码后的格雷码的msb中也会产生2比特的错误。如此，可知预编码处理是去除附加于msb的突发错误非常有效的编码方法。

以往，为了生成对通信设备的误码率测量用试验信号，使用对数据信号附加错误的错误附加装置(例如，参考专利文献1)。

专利文献1：日本专利第5215881号公报

为了模拟成将pam4电平跃迁在传输路径等中产生的跃迁，需要对pam4符号的msb及lsb同时附加突发错误。然而，专利文献1中所公开的错误附加装置不具备将pam4信号分离为msb及lsb的机构，因此无法对pam4符号的msb及lsb同时附加突发错误。因此，上述以往的错误附加装置存在无法生成用于对被预编码处理的pam4信号的突发错误容错性进行试验的试验信号这一问题。

技术实现要素：

本发明是为了解决这种以往的课题而完成的，其目的在于提供一种能够生成用于对接收被预编码处理的pam4信号的通信设备的突发错误容错性进行试验的试验信号的突发错误附加装置、使用其的试验信号产生装置及突发错误附加方法。

为了解决上述课题，本发明所涉及的突发错误附加装置对被预编码处理的pam4信号附加突发错误，该突发错误附加装置为如下结构，即，具备：分割部，将被所述预编码处理的pam4信号分割为msb(mostsignificantbit)及lsb(leastsignificantbit)；错误信号产生部，产生用于将所述突发错误以时钟周期单位来分别附加于所述msb及所述lsb的错误信号；错误附加部，进行所述msb及所述lsb与所述错误信号的排他逻辑和运算，并输出作为其运算结果而获得的比特系列；及合成部，合成所述错误附加部输出的所述msb及所述lsb的比特系列而将附加有所述突发错误的pam4信号作为试验信号来输出。

并且，在本发明所涉及的突发错误附加装置中，所述错误信号产生部可以是如下结构，即，还具备：比特误码率输入部，输入所述试验信号的比特误码率；错误比特数输入部，输入所述突发错误中所包含的错误比特的数量；时钟周期比特数输入部，输入所述时钟周期的一个周期中所包含的所述pam4信号的比特数；及计算部，根据输入于所述比特误码率输入部的所述比特误码率、输入于所述错误比特数输入部的所述错误比特的数量及输入于所述时钟周期比特数输入部的所述时钟周期的一个周期中所包含的所述pam4信号的比特数，计算为了实现所述比特误码率而所需的所述时钟周期的最小个数和在所述最小个数的所述时钟周期的期间附加于所述msb及所述lsb的所述突发错误的数量，所述错误信号产生部在由所述计算部计算出的所述最小个数连续的所述时钟周期的期间，将用于将由所述计算部计算出的所述突发错误的数量的所述突发错误附加于所述msb及所述lsb的所述错误信号输出至所述错误附加部。

根据该结构，本发明所涉及的突发错误附加装置能够生成用于对接收被预编码处理的pam4信号的通信设备的突发错误容错性进行试验的试验信号。本发明所涉及的突发错误附加装置通过改变比特误码率等的参数，能够评价对通信设备的突发错误的容错性。

并且，在本发明所涉及的突发错误附加装置中，所述错误信号产生部可以是如下结构，即，所述错误信号产生部在所述最小个数连续的所述时钟周期的期间中，以使一个所述突发错误每隔n个时钟周期附加于所述msb及所述lsb的模式重复m次，并且使一个所述突发错误每隔n+1个时钟周期附加于所述msb及所述lsb的模式重复p次的方式，产生所述错误信号。

根据该结构，本发明所涉及的突发错误附加装置能够以时间上大致均等的间隔来对被预编码处理的pam4信号的msb及lsb附加突发错误。由此，本发明所涉及的突发错误附加装置能够生成在短时间内能够有效地进行误码率测量的试验信号。

并且，本发明所涉及的试验信号产生装置为如下结构，即，具备：上述突发错误附加装置；及pam4信号输出部，将被所述预编码处理的pam4信号输出至所述突发错误附加装置的所述分割部。

根据该结构，本发明所涉及的试验信号产生装置能够生成用于对接收被预编码处理的pam4信号的通信设备的突发错误容错性进行试验的试验信号。

并且，本发明所涉及的突发错误附加方法对被预编码处理的pam4信号附加突发错误，该突发错误附加方法为如下结构，即，包括：将被所述预编码处理的pam4信号分割为msb(mostsignificantbit)及lsb(leastsignificantbit)的分割步骤；产生用于将所述突发错误以时钟周期单位来分别附加于所述msb及所述lsb的错误信号的错误信号产生步骤；进行所述msb及所述lsb与所述错误信号的排他逻辑和运算，并输出作为其运算结果而获得的比特系列的错误附加步骤；及合成在所述错误附加步骤中输出的所述msb及所述lsb的比特系列而将附加有所述突发错误的pam4信号作为试验信号来输出的合成步骤。

本发明所涉及的突发错误附加方法还包括：输入所述试验信号的比特误码率的比特误码率输入步骤；输入所述突发错误中所包含的错误比特的数量的错误比特数输入步骤；输入所述时钟周期的一个周期中包含的所述pam4信号的比特数的时钟周期比特数输入步骤；及根据输入于所述比特误码率输入步骤的所述比特误码率、输入于所述错误比特数输入步骤的所述错误比特的数量及输入于所述时钟周期比特数输入部的所述时钟周期的一个周期中所包含的所述pam4信号的比特数，计算为了实现所述比特误码率而所需的所述时钟周期的最小个数和在所述最小个数的所述时钟周期的期间附加于所述msb及所述lsb的所述突发错误的数量的计算步骤，所述错误信号产生步骤在由所述计算步骤计算出的所述最小个数连续的所述时钟周期的期间，将用于将由所述计算步骤算出的所述突发错误的数量的所述突发错误附加于所述msb及所述lsb的所述错误信号输出至所述错误附加步骤。

根据该结构，本发明所涉及的突发错误附加方法能够生成用于对接收被预编码处理的pam4信号的通信设备的突发错误容错性进行试验的试验信号。本发明所涉及的突发错误附加装置通过改变比特误码率等的参数，能够评价对通信设备的突发错误的容错性。

并且，本发明所涉及的突发错误附加方法中，所述错误信号产生步骤可以是如下结构，即，所述错误信号产生步骤在所述最小个数连续的所述时钟周期的期间中，以使一个所述突发错误每隔n个时钟周期附加于所述msb及所述lsb的模式重复m次，并且使一个所述突发错误每隔n+1个时钟周期附加于所述msb及所述lsb的模式重复p次的方式，产生所述错误信号。

根据该结构，本发明所涉及的突发错误附加方法能够以时间上大致均等的间隔来对被预编码处理的pam4信号的msb及lsb附加突发错误。由此，本发明所涉及的突发错误附加装置能够生成在短时间内能够有效地进行误码率测量的试验信号。

发明效果

本发明提供一种能够生成用于对接收被预编码处理的pam4信号的通信设备的突发错误容错性进行试验的试验信号的突发错误附加装置、使用其的试验信号产生装置及突发错误附加方法。

附图说明

图1是表示本发明的实施方式所涉及的试验信号产生装置的结构的框图。

图2是用于说明由本发明的实施方式所涉及的突发错误附加装置的控制部控制的突发错误的出现时刻的图。

图3是用于说明由本发明的实施方式所涉及的突发错误附加装置的控制部控制的对pam4信号附加突发错误的图。

图4是用于说明使用本发明的实施方式所涉及的突发错误附加装置的突发错误附加方法的处理的序列图。

图5是用于说明基于预编码处理的突发错误去除的表格。

具体实施方式

以下，利用附图对本发明所涉及的突发错误附加装置、使用其的试验信号产生装置及突发错误附加方法的实施方式进行说明。

如图1所示，本发明的实施方式所涉及的试验信号产生装置100具备pam4信号输出部10及对被预编码处理的pam4信号附加突发错误的突发错误附加装置20，并且对被试验对象(deviceundertest：dut)200输出试验信号。

pam4信号输出部10包含mac(mediumaccesscontrol/介质访问控制)帧数据输出部11、pam4处理部13及预编码器14。mac帧数据输出部11将用于对dut200进行试验的mac帧的数据作为试验信号数据而输出至pam4处理部13。

pam4处理部13通过进行ieee802.3中规定的pam4编码等处理，生成从mac帧数据输出部11输出的pam4信号。pam4信号由包括“0(00)”、“1(01)”、“2(10)”、“3(11)”的四个pam4符号构成。

预编码器14按照已示出的式(1)及式(2)，进行将从pam4处理部13输出的pam4信号转换为预编码符号p(j)的处理。

突发错误附加装置20包含分割部21、错误信号产生部22、错误附加部23、合成部24、控制部25、显示部26及操作部27。

分割部21将从pam4信号输出部10的pam4处理部13输出的pam4信号分割为pam4符号的msb(最上位比特)及lsb(最下位比特)。

错误信号产生部22产生用于分别对从分割部21输出的pam4信号的msb及lsb以时钟周期单位来附加突发错误的错误信号。本实施方式中的时钟周期是指例如从控制部25共同地对错误信号产生部22及分割部21赋予的时钟的周期。

即，根据来自上述控制部25的时钟，从错误信号产生部22输出的错误信号设为以与从分割部21输出的msb及lsb的比特系列的信号同步的方式被定时调整。

错误附加部23以比特单位进行从分割部21输出的pam4信号的msb及lsb与从错误信号产生部22输出的错误信号的排他逻辑和(xor)运算，并输出作为其运算结果而获得的比特系列。

合成部24合成从错误附加部23输出的msb及lsb的比特系列而生成附加有突发错误的pam4信号，并将附加有该突发错误的pam4信号作为试验信号而输出至dut200。

dut200对从试验信号产生装置100输出的试验信号，进行与pam4处理部13相反的处理而解码附加有错误的pam4符号的预编码，从pam4符号解码msb及lsb的比特系列。

控制部25例如由包含cpu(centralprocessingunit/中央处理器)、rom(readonlymemory/只读存储器)、ram(randomaccessmemory/随机存取存储器)及hdd(harddiskdrive/硬盘驱动器)等的微型计算机或个人计算机等构成，并控制构成试验信号产生装置100的上述各部的动作。并且，控制部25通过将存储于rom等的规定程序转移至ram并执行，能够软件性地构成后述的比特误码率输入部25a、错误比特数输入部25b、时钟周期比特数输入部25c、计算部25d及定时控制部25e。

另外，比特误码率输入部25a、错误比特数输入部25b、时钟周期比特数输入部25c、计算部25d及定时控制部25e也能够由fpga(fieldprogrammablegatearray/现场可编程门阵列)或asic(applicationspecificintegratedcircuit/专用集成电路)等数字电路构成。或者，比特误码率输入部25a、错误比特数输入部25b、时钟周期比特数输入部25c、计算部25d及定时控制部25e也能够适当组合基于数字电路的硬件处理与基于规定程序的软件处理而构成。

比特误码率输入部25a根据基于用户对操作部27的操作，输入从合成部24输出的试验信号的所期望的比特误码率er。

错误比特数输入部25b根据基于用户对操作部27的操作，输入一个突发错误中所包含的错误比特的所期望的数be。

时钟周期比特数输入部25c输入时钟周期的一个周期中所包含的pam4信号的比特数bits。该比特数bits为由错误附加部23的结构确定的值。

计算部25d根据输入于比特误码率输入部25a的比特误码率er、输入于错误比特数输入部25b的错误比特的数be及时钟周期的一个周期中所包含的pam4信号的比特数bits，计算为了实现所期望的比特误码率而所需的时钟周期的最小个数和在该最小个数的时钟周期的期间附加于从分割部21输出的msb及lsb的突发错误的数量。

定时控制部25e以在由计算部25d计算出的最小个数连续的时钟周期的期间将由计算部25d计算出的数量的突发错误附加于msb及lsb的方式，生成控制从错误信号产生部22输出的错误信号的定时的定时信号。

错误信号产生部22按照从定时控制部25e输出的定时信号，产生错误信号。例如，该错误信号在上述最小个数连续的时钟周期的期间中，使一个突发错误每隔n个(n为1以上的整数)时钟周期附加于msb及lsb的模式重复m次(m为1以上的整数)，并且使一个突发错误每隔n+1个时钟周期附加于msb及lsb的模式重复p次(p为1以上的整数)。

显示部26例如由lcd(liquidcrystaldisplay/液晶显示器)或crt(cathoderaytube/阴极射线管)等显示设备构成，并根据来自控制部25的控制信号，显示各种显示内容。而且，显示部26进行用于设定各种条件的软键、下拉菜单及文本框等操作对象的显示。

操作部27用于接收基于用户的操作输入，例如由设置于显示部26的显示画面的表面的触摸面板构成。或者，操作部27也可以包含如键盘或鼠标等输入设备而构成。并且，操作部27也可以由进行基于远程命令等的远程控制的外部控制装置构成。

对操作部27的操作输入由控制部25检测。例如，通过操作部27，用户能够任意地指定从mac帧数据输出部11输出的mac帧的数据的选择或后述的er、be、bits等各种参数等。

以下，对比特误码率输入部25a、错误比特数输入部25b、时钟周期比特数输入部25c、计算部25d及定时控制部25e执行的处理的一例进行说明。

首先，通过基于用户对操作部27的操作，比特误码率er、每一突发错误的错误比特数be及每一时钟周期的比特数bits分别输入于比特误码率输入部25a、错误比特数输入部25b及时钟周期比特数输入部25c。

比特误码率er(＝α×10^-n)使用比特误码率er、每一突发错误的错误比特数be、每一时钟周期的比特数bits、所关注的时钟周期的数tclock及tclock个时钟周期的期间所包含的突发错误的数b而由下述式(5)来表示。

[数式3]

在此，式(5)的分母为所关注的全比特数，分子表示所关注的全比特数中所包含的错误比特数。并且，为b≤tclock且be≤bits。

式(5)能够以式(6)的方式变形。另外，在式(6)中，将每一时钟周期的比特数bits设为256。

[数式4]

若对式(6)进行约分，则分子及分母分别成为如式(7)及式(8)所示。

[数式5]

[数式6]

在此，式(7)及式(8)的分母为式(6)的分子与分母的最大公约数。由式(7)赋予的tclock的值是为了实现所期望的比特误码率er而所需的时钟周期的最小个数。并且，由式(8)赋予的b的值为由式(7)赋予的tclock个时钟周期中所包含的突发错误的数量。

即，计算部25d按照式(7)及式(8)计算tclock及b。例如，若将比特误码率er设为3×10^-4(即，α＝3且n＝4)，将错误比特数be设为3，则tclock成为625，b成为16。

而且，定时控制部25e按照以下式(9)～(11)计算已经叙述的n、m及p。

[数式7]

[数式8]

[数式9]

在此，mod(tclock/b)为将tclock除以b时的余数。如此，通过计算n、m及p，在tclock个时钟周期的期间，能够大致均等地对从分割部21输出的pam4信号的msb及lsb附加b个突发错误。

在比特误码率er为3×10^-4、错误比特数be为3、tclock为625、b为16的上述例子的情况下，根据式(9)～(11)，成为n＝39、m＝15、p＝1。即，如图2所示，关于625个时钟周期中的585(＝n×m)个，每隔39个时钟周期(以涂黑来表示)重复15次一个突发错误包含于试验信号的模式。并且，关于625个时钟周期中的40(＝(n+1)×p)个，每隔40个时钟周期重复一次一个突发错误包含于试验信号的模式。关于第626个以后的时钟周期也相同。

另外，在图2所示的例子中，在625个连续的时钟周期中，在每隔39个时钟周期的模式全部重复之后，每隔40个时钟周期的模式重复一次，但本发明并不限定于此。例如，也可以每隔39个时钟周期的模式与每隔40个时钟周期的模式以随机顺序排列。

定时控制部25e根据如上求出的突发错误的出现时刻，产生用于以时钟周期单位分别对从分割部21输出的pam4信号的msb及lsb附加突发错误的定时信号。1pam4符号由2比特构成，因此例如当错误比特的数be为21时，如在图3中以涂黑来表示，11pam4符号量的错误附加于msb及lsb。

以下，关于使用突发错误附加装置20的突发错误附加方法，参考图4的序列图对其处理的一例进行说明。

首先，通过基于用户对操作部27的操作等，输入各种参数(输入步骤s1)。这些参数中包含试验信号的比特误码率er或一个突发错误中所包含的错误比特的数be或时钟周期的一个周期中所包含的pam4信号的比特数bits等。

接着，计算部25d根据输入于步骤s1的比特误码率er及错误比特的数be等参数，计算为了实现所期望的比特误码率而所需的时钟周期的最小个数和在该最小个数的时钟周期的期间附加于pam4信号的msb及lsb的突发错误的数量(计算步骤s2)。

接着，定时控制部25e开始输出控制从错误信号产生部22输出的错误信号的定时的定时信号(步骤s3)。

接着，错误信号产生部22开始输出用于以时钟周期单位分别对从分割部21输出的pam4信号的msb及lsb附加突发错误的错误信号(错误信号产生步骤s4)。该错误信号在通过计算步骤s2计算出的最小个数连续的时钟周期的期间中，使一个突发错误每隔n个时钟周期附加于msb及lsb的模式重复m次，并且使一个突发错误每隔n+1个时钟周期附加于msb及lsb的模式重复p次。

另一方面，分割部21开始将从pam4信号输出部10输出的pam4信号分割为msb及lsb的处理(分割步骤s5)。

接着，错误附加部23以比特单位进行从分割步骤s5输出的pam4信号的msb及lsb与从错误信号产生步骤s4输出的错误信号的xor运算，并开始输出作为其运算结果而获得的比特系列(错误附加步骤s6)。

接着，合成部24合成从错误附加步骤s6输出的msb及lsb的比特系列而生成附加有突发错误的pam4信号，并开始将附加有该突发错误的pam4信号作为试验信号而输出的处理(合成步骤s7)。

如以上进行的说明，本实施方式所涉及的突发错误附加装置20通过由用户指定试验信号的比特误码率er或每一突发错误的错误比特数be等参数，能够生成用于对接收被预编码处理的pam4信号的通信设备的突发错误容错性进行试验的试验信号。本实施方式所涉及的突发错误附加装置20例如能够对pam4信号的msb及lsb同时附加突发错误，因此通过改变上述参数，能够评价对通信设备的突发错误的容错性。

符号说明

10-pam4信号输出部，11-mac帧数据输出部，13-pam4处理部，14-预编码器，20-突发错误附加装置，21-分割部，22-错误信号产生部，23-错误附加部，24-合成部，25-控制部，25a-比特误码率输入部，25b-错误比特数输入部，25c-时钟周期比特数输入部，25d-计算部，25e-定时控制部，26-显示部，27-操作部，100-试验信号产生装置，200-dut。