用于多线多相接口中的时钟数据恢复的校准图案和占空比失真校正的制作方法
相关申请的交叉参考
本专利申请要求于2018年5月4日提交的、标题为“用于多线多相接口中的时钟数据恢复的校准图案和占空比失真校正”申请号15/971,016的优先权，并且被转让给本受让人，并且在此通过引用明确地并入本文。
本公开总体上涉及高速数据通信接口，并且更具体地，涉及在耦合到多线多相数据通信链路的接收器中的时钟生成。
背景技术：
诸如蜂窝电话的移动装置的制造商可以从包括不同制造商在内的各种来源获得移动装置的组件。例如，可以从一个制造商获得蜂窝电话中的应用处理器，而可以从另一制造商获得成像装置或相机，并且可以从又一制造商获得显示器。应用处理器、成像装置、显示控制器或其他类型的装置可以使用基于标准或专有的物理接口互连。在一个示例中，可以使用由移动工业处理器接口(mipi)联盟定义的相机串行接口(csi)连接成像装置。在另一个示例中，显示器可以包括符合由mipi指定的显示器串行接口(dsi)标准的接口。此外，可以利用多相多线物理层标准mipic-phy在带宽受限的信道上提供高吞吐量性能，以将显示器和相机连接到应用处理器。
特别地，由mipi联盟定义的多相多线(c-phy)接口使用三条线或导体在装置之间传输信息。在c-phy接口上传输符号期间，三条线中的每条线可能处于三种信令状态之一。时钟信息被编码在c-phy接口上传输的符号序列中，并且接收器(rx)根据连续符号之间的转换生成时钟信号。c-phy接口的最大速度以及时钟和数据恢复(cdr)电路恢复时钟信息的能力可能受到与在通信链路不同线上传输的信号的转换相关的最大时间变化的限制。接收器可以采用延迟电路来确保所有导体在提供采样边沿之前均呈现处于稳定的信令状态。链路的传输速率可能会受到所使用的延迟值的限制，并且针对能够随着多线接口的信令频率增加而可靠地工作的时钟发生电路，存在持续的需求。
为了在三级信令系统中支持更高的数据速率，对于cdr的校准/训练变得尤为重要，特别是在信道状况随着长度延长以支持多种应用而变得更糟的情况下。可以尝试在同一芯片上控制每条线之间的延迟，从而导致cdr的紧密时序。因此，期望改进的校准。
技术实现要素：
本文公开的实施例提供了能够在多线和/或多相通信链路上进行改善的通信的系统、方法和设备。可以将通信链路部署在诸如具有多个集成电路(ic)装置的移动终端的设备中。
在本公开的一方面，公开了一种用于在耦合到3线接口的数据通信装置中提供校准的方法。该方法包括在3线接口上生成并传输校准图案，其中该图案的生成包括在预定时间间隔内将三条接口线中的两条接口线从一个电压电平切换到另一电压电平。此外，图案的生成包括在预定时间间隔内将剩余的第三条接口线保持在共模电压电平处，其中在预定时间间隔内仅发生单次转换。另外，该方法包括基于所传输的校准图案导出校准数据。
根据另一方面，公开了一种用于在3线3相接口上提供校准的设备。该设备包括：用于在3线接口上生成并传输校准图案的构件，其中用于生成图案的构件包括用于在预定时间间隔内将三条接口线中的两条接口线从一个电压电平切换到另一电压电平的构件；以及用于在单位间隔时间段内将剩余的第三条接口线保持在共模电压电平处，其中在预定时间间隔内仅发生单次转换。
在又一方面，公开了一种处理器的可读存储介质。该介质包括用于在3线接口上生成并传输校准图案的代码，该图案的生成包括：在预定时间间隔内将三条接口线中的两条接口线从一个电压电平切换到另一电压电平；以及在单位间隔时间段内将剩余的第三条接口线保持在共模电压电平处，其中，在预定时间间隔内仅发生单次转换。
在另一方面，公开了一种用于数据通信的系统。该系统包括在发送器中的校准图案确定电路系统，该校准图案确定电路系统被配置为在3线接口上生成校准图案。图案的生成包括：在预定时间间隔内将三条接口线中的两条接口线从一个电压电平切换到另一电压电平，以及在预定时间间隔内将剩余的第三条接口线保持在共模电压电平处，其中在预定时间间隔内仅发生单次转换。该系统还包括在耦合到3线接口的接收器中的校准数据确定电路系统，该校准数据确定电路系统被配置为基于所传输的校准图案导出校准数据。
附图说明
图1描绘了一种设备，该设备采用ic装置之间的数据链路，该数据链路根据多种可用标准之一选择性地进行操作。
图2示出了用于采用ic装置之间的数据链路的设备的系统架构，该ic装置根据多种可用标准之一进行选择性地操作。
图3示出了c-phy3相数据编码器。
图4示出了c-phy3相编码接口中的信令。
图5是示出c-phy3相编码接口中的潜在状态转换的状态图。
图6示出了c-phy3相解码器。
图7是信号上升时间对c-phy解码器中的转换检测的影响的示例。
图8示出了c-phy解码器中的转换检测。
图9示出了在c-phy接口上传输的连续符号对之间发生的信号转换的一个示例。
图10示出了眼图中的转换区域和眼图区域。
图11示出了为c-phy3相接口生成的眼图的示例。
图12示出了用于c-phy3相接口的cdr电路的示例。
图13示出了根据本文公开的某些方面的示例性校准图案。
图14示出了由校准图案得出的在c-phy接收器接口处的3条线路的单端信号的图。
图15示出了由校准图案得出的在c-phy接收器接口处的3条线路的差分信号的图。
图16是说明采用可根据本文中所揭示的某些方面而调整的处理电路的设备的实例的框图。
图17是根据本文公开的某些方面的时钟生成方法的流程图。
图18是说明用于采用一种处理的设备的硬件实施方案的实例的图，该处理采用根据本文中所揭示的某些方面而调整的处理电路。
图19是说明用于采用一种处理的设备的另一硬件实施方案的实例的图，该处理采用根据本文中所揭示的某些方面而调整的处理电路。
具体实施方式
下文结合附图所陈述的具体实施方式旨在作为对各种配置的描述，且并不旨在表示可实践本文所描述的概念的仅有配置。具体实施方式包括用于提供对各种概念的透彻理解的特定细节。然而，对于本领域技术人员来说显而易见的是，可以在没有这些具体细节的情况下实践这些概念。在一些示例中，以框图形式展示众所周知的结构和组件以便避免混淆此类概念。
如在本申请中使用的，术语“组件”、“模块”、“系统”等旨在包括与计算机有关的实体，诸如但不限于硬件、固件、软件硬件的组合、软件或执行中的软件。例如，组件可以是但不限于在处理器上运行的进程、处理器、对象、可执行文件、执行线程、程序和/或计算机。作为说明，在计算设备上运行的应用程序和计算设备都可以是组件。一个或多个组件可以驻留在执行的进程和/或线程中，并且一个组件可以位于一个计算机上和/或分布在两个或多个计算机之间。另外，这些组件可以从其上存储有各种数据结构的各种计算机可读介质来执行。组件可以例如根据具有一个或多个数据包的信号，通过本地和/或远程过程进行通信，该数据包例如是来自如下组件的数据：通过信号与本地系统、分布式系统中的另一个组件进行交互的一个组件，和/或跨一个网络(例如internet)与其他系统进行交互的一个组件。
此外，术语“或”旨在表示包含性的“或”而不是排他性的“或”。也就是说，除非另有说明或从上下文中清楚得知，否则短语“x使用a或b”旨在表示任何自然的包含性排列。也就是说，以下任何一种情况都满足短语“x使用a或b”：x使用a；x使用b；或x同时使用a和b。此外，除非另外指定或从上下文中清楚得知针对单数形式，否则本申请和所附权利要求书中使用的冠词“一”和“一个”通常应解释为表示“一个或多个”。
c-phy接口的概述
本发明的某些方面可以适用于由mipi联盟指定的c-phy接口，该接口可以被部署为连接作为移动装置的子组件的电子装置，移动装置诸如是电话、移动计算装置、家电、汽车电器、航空电子系统等。移动设备的示例包括蜂窝电话、智能电话、会话发起协议(sip)电话、膝上电脑、笔记本、上网本、智能书、个人数字助理(pda)、卫星广播、全球定位系统(gps)装置、多媒体装置、视频装置、数字音频播放器(例如mp3播放器)、相机、游戏机、可穿戴计算装置(例如智能手表、健康或健身追踪器等)、家电、传感器、自动售货机或任何其他类似功能的装置。
c-phy接口是高速串行接口，可以在带宽受限的信道上提供高吞吐量。可以部署c-phy接口以将应用处理器连接到外围设备，包括显示器和相机。c-phy接口将数据编码为符号，这些符号在一组称为三件套(trio)或三件套线的三条导线上以三相信号的形式传输。三相信号以不同的相位在三件套中的每条线上传输。每个3线三件套在通信链路上提供一条通道。符号间隔可以被定义为其中单个符号控制三件套的信令状态的时间间隔。在每个符号间隔中，一条线是“未驱动”的，而三条线中的其余两条是差分驱动的，因此，两条差分驱动线中的一条呈现第一电压电平，另一条差分驱动线呈现与第一电压电平不同的第二电压电平。未驱动的导线可以浮动、被驱动和/或端接，以使其呈现第三电压电平，该第三电压电平处于或接近第一和第二电压电平之间的中间电平电压。在一个示例中，未驱动电压为0v时，驱动电压电平可以为+v和-v。在另一示例中，未驱动电压为+v/2时，驱动电压电平可以为+v和0v。在每个连续传输的符号对中传输不同的符号，并且可以在不同的符号间隔中差分驱动不同的电线对。
图1描绘了可以采用c-phy3相通信链路的设备100的示例。装置100可以包括无线通信装置，该无线通信装置通过射频(rf)通信收发器106与无线电接入网络(ran)、核心接入网络、互联网和/或另一网络进行通信。通信收发器106可以可操作地耦合到处理电路102。处理电路102可以包括一个或多个ic装置，诸如专用ic(asic)108。asic108可以包括一个或多个处理装置、逻辑电路等。处理电路102可以包括和/或被耦合到处理器可读的存储器，诸如存储器装置112，其可以包括存储和维护数据和指令以供处理电路102和装置执行或用于其他用途的处理器可读装置，和/或支持显示器124的存储卡。通过支持并允许执行存在于存储介质、例如无线装置的存储装置112中的软件模块的操作系统和应用程序编程接口(api)110层中的一个或多个，可以控制处理电路102。存储装置112可以包括只读存储器(rom)、动态随机存取存储器(dram)、一种或多种类型的可编程只读存储器(prom)、闪存卡或可以在处理系统和计算平台中使用的任何存储器类型。处理电路102可以包括或访问本地数据库114，该本地数据库可以维持用于配置和操作设备100的操作参数和其他信息。可以使用数据库模块、闪存、磁性介质、电可擦除prom(eeprom)、光学介质、磁带、软盘或硬盘等中的一个或多个来实现本地数据库114。处理电路还可以可操作地耦合到外部装置，诸如天线122、显示器124、操作员控件(诸如按钮128和小键盘126以及其他组件)。
图2是示出包括多个ic装置202和230的设备200的某些方面的框图，这些ic装置可以通过通信链路220交换数据和控制信息。通信链路220可以用于连接一对彼此紧邻或物理上位于设备200的不同部分中的ic装置202和230。在一个示例中，通信链路220可以设置在承载ic装置202和230的芯片载体、基板或电路板上。在另一示例中，第一ic装置202可以位于翻盖电话的键盘部分中，而第二ic装置230可以位于翻盖电话的显示部分中。在另一个示例中，通信链路220的一部分可以包括电缆或光学连接。
通信链路220可以包括多个信道222、224和226。一个或多个信道226可以是双向的，并且可以以半双工和/或全双工模式进行操作。一个或多个信道222和224可以是单向的。通信链路220可以是不对称的，从而在一个方向上提供更高的带宽。在本文描述的一个示例中，第一通信信道222可以被称为前向信道222，而第二通信信道224可以被称为反向信道224。第一ic装置202可以被指定为主机系统或发送器，而第二ic装置230可以被指定为客户端系统或接收器，即使将ic装置202和230都被配置为在通信信道222上进行传输和接收。在一个示例中，当从第一ic装置202向第二ic装置230传输数据时，前向信道222可以以较高的数据速率工作，而当从第二ic装置230向第一ic装置202数据传输时，反向信道224可以以较低的数据速率工作。
ic装置202和230可以各自包括处理器或其他处理和/或计算电路或装置206、236。在一个示例中，第一ic装置202可以执行设备200的核心功能，包括建立和维护通过第二无线收发器204和天线214的无线通信，而第二ic装置230可支持管理或操作显示控制器232的用户界面，并可使用相机控制器234控制相机或视频输入装置的操作。ic装置202和230中的一个或多个所支持的其他特征可以包括键盘、语音识别组件以及其他输入或输出设备。显示控制器232可以包括支持诸如液晶显示器(lcd)面板、触摸屏显示器、指示器等的显示器的电路和软件驱动器。存储介质208和238可以包括暂时和/或非暂时性存储装置，其适于维持由相应处理器206和236、和/或ic装置202和230的其他组件使用的指令和数据。通过通信链路220的一个或多个内部总线212和242和/或信道222、224和/或226，可以促进每个处理器206、236和其对应的存储介质208和238以及其他模块和电路之间的通信。
反向信道224可以以与前向信道222相同的方式操作，并且前向信道222和反向信道224可以以同等的速度或以不同的速度进行传输，其中速度可以表示为数据传输速率和/或时钟速率。取决于应用，前向和反向数据速率可以基本相同或相差一些数量级。在一些应用中，单个双向信道226可以支持第一ic装置202和第二ic装置230之间的通信。前向信道222和/或反向信道224可以被配置为：例如当前向信道222和反向信道224共享相同的物理连接并以半双工的方式工作时，以双向模式进行操作。在一个示例中，可以根据行业或其他标准来操作通信链路220，以在第一ic装置202和第二ic装置230之间传达控制、命令和其他信息。
图2的通信链路220可以根据针对c-phy的mipi联盟规范实现，并且可以提供包括多条信号线(表示为m线)的有线总线。m线可以被配置为在诸如移动显示数字接口(mddi)的高速数字接口中携带n相编码数据。m条线可以促进在信道222、224和226中的一个或多个信道上的n相极性编码。物理层驱动器210和240可以被配置或适配为生成n相极性编码的数据以在通信链路220上传输。n相极性编码的使用提供了高速数据传输，并且可能消耗其他接口的一半或更少的功率，这是因为在n相极性编码的数据链路中较少的驱动器被激活。
n相极性编码装置210和/或240通常可以对通信链路220上的每次转换编码多个位。在一个示例中，可以使用3相编码和极性编码的组合来支持不具有帧缓冲器的宽视频图形阵列(wvga)每秒80帧的lcd驱动器ic，以810mbps来传输像素数据用于显示器刷新。
图3是示出了可用于实现图2中所描绘的通信链路220的某些方面的3线3相极性编码器300的示意图。仅出于简化对本发明某些方面的描述的目的而选择3线3相编码的示例。所公开的用于3线3相编码器的原理和技术可以应用于m线n相极性编码器的其他配置。
在3线3相极性编码方案中，为3条线中的每条线定义的信令状态可以包括未驱动状态，正驱动状态和负驱动状态。通过在信号线310a，310b和/或310c中的两条信号线之间提供电压差，和/或通过驱动电流通过信号线310a、310b和/或310c中的两条串联信号线以使电流在两条信号线310a，310b和/或310c中沿不同方向流动，可以获得正驱动状态和负驱动状态。可以通过将信号线310a、310b或310c的驱动器的输出置于高阻抗模式来实现非未驱动状态。替代地或附加地，可以通过被动地或主动地使“未驱动的”信号线310a、310b或310c达到基本上位于在驱动信号线310a、310b和/或310c上提供的正电压电平和负电压电平之间的中间的电压电平，来在信号线310a、310b或310c上获得未驱动状态。通常，没有显著的电流流过未驱动的信号线310a、310b或310c。可以使用三个电压或电流状态(+1、-1和0)来表示为3线3相极性编码方案定义的信号状态。
3线3相极性编码器可以采用线驱动器308来控制信号线310a、310b和310c的信令状态。驱动器308可以被实现为单元级电流模式或电压模式驱动器。在一个示例中，每个驱动器308可以接收信号316a、316b和316c中的两个条或更多个信号的集合，其确定相应的信号线310a、310b和310c的输出状态。在一个示例中，信号316a，316b和316c的两个集合可以包括上拉信号(pu信号)和下拉信号(pd信号)，当它们为高电平时，激活上拉和下拉电路，这些电路驱动信号线310a、310b和310c分别朝向较高电平或较低电压。在该示例中，当pu信号和pd信号都为低时，信号线310a、310b和310c可以被终止于中间电平电压。
对于m线n相极性编码方案中的每个传输符号间隔，至少一条信号线310a、310b或310c处于中间电平/未驱动(0)电压或电流状态，而正驱动(+1电压或电流状态)信号线310a、310b或310c的数量等于负驱动(-1电压或电流状态)信号线310a、310b或310c的数量，从而使流向接收器的电流之和始终为零。对于每个符号，至少一条信号线310a、310b或310c的状态从在前一个传输间隔中传输的符号改变。
在操作中，映射器302可以接收16位数据310并将其映射到7个符号312。在3线示例中，这7个符号中的每一个符号定义了信号线310a、310b和310c在一个符号间隔内的状态。可以使用并行串行转换器304将7个符号312串行化，该并行串行转换器为每条信号线310a、310b和310c提供符号314的定时序列。通常使用传输时钟来对符号314的序列定时。3线3相编码器306接收由映射器产生的7个符号314的序列，每次一个符号，并计算每条信号线310a，310b和310c在每个符号间隔内的状态。3线编码器306基于当前输入符号314和信号线310a、310b和310c的先前状态来选择信号线310a、310b和310c的状态。
m线n相编码的使用允许在多个符号中编码多个位，其中每个符号的位不是整数。在3线通信链路的示例中，存在可以被同时驱动的2条线的3种组合，以及在被驱动的线对上的2种可能的极性组合，从而生成6种可能的状态。由于每次转换都是从当前状态发生的，因此每个转换都可以使用6种状态中的5种。每次转换都需要改变至少一条导线的状态。对于5种状态而言，每个符号可以编码
图4包括用于使用三相调制数据编码方案编码的信号的时序图400的示例，其基于环形状态图450。信息可以在一系列信令状态下进行编码，在这些状态中例如，线或连接器处于由环形状态图450定义的三个相位状态s1、s2和s3之一。每个状态可以通过120°相移与其他状态分开。在一示例中，可以沿在线或连接器上的相位状态的旋转方向对数据进行编码。信号中的相位状态可以沿顺时针方向452和452'或逆时针方向454和454'旋转。例如，沿顺时针方向452和454′上，相态可以以包括从s1到s2、从s2到s3以及从s3到s1的一个或多个转换的顺序前进。沿逆时针方向454和454'上，相位状态可以按照包括从s1到s3、从s3到s2和从s2到s1的一个或多个转换的顺序前进。三条信号线310a、310b和310c承载同一信号的不同版本，其中这些版本可以相对于彼此相移120°。每个信令状态可以表示为线或连接器上的不同电压电平和/或流过线或连接器的电流方向。在3线系统中的一系列信令状态中的每个信令状态期间，每条信号线310a、310b和310c处于与其他线不同的信令状态。当在3相编码系统中使用多于3条信号线310a、310b和310c时，在每个信令间隔中，两条或更多信号线310a，310b和/或310c可以处于相同的信令状态，但在每个信令间隔中，每个状态都存在于至少一条信号线310a、310b和/或310c上。
信息可以在每个相变410处沿旋转方向被编码，并且3相信号可以针对每个信令状态改变方向。可以通过考虑在相变之前和之后哪些信号线310a、310b和/或310c处于“0”状态来确定旋转方向，这是因为未驱动的信号线310a、310b和/或310c在旋转的三相信号中的每个信号状态下都变化，与旋转方向无关。
编码方案还可以以主动驱动的两个导体310a、310b和/或310c的极性408来编码信息。在3线实施方案中的任何时候，导体310a、310b和310c中的恰好两个导体被相反方向的电流和/或电压差驱动。在一种实现中，可以使用两个位值412对数据进行编码，其中，一个位沿相变410的方向被编码，第二个位以对于当前状态的极性408被编码。
时序图400示出了使用相位旋转方向和极性两者的数据编码。曲线402、404和406分别涉及在三条信号线310a、310b和310c上携带的用于多个相位状态的信号。最初，相变410沿顺时针方向，并且最高有效位被设置为二进制“1”，直到相变410的旋转在时间414处切换到逆时针方向，如由最高有效位的二进制“0”表示。最低有效位反映每种状态下信号的极性408。
根据本文公开的某些方面，可以在3线3相编码系统中以旋转或相变的方式对数据的一位进行编码，并且可以以两条被驱动线的极性对一附加位进行编码。通过允许从当前状态转换到任何可能的状态，可以在3线3相编码系统的每次转换中对附加信息进行编码。给定3个旋转相位和针对每个相位的两个极性的情况下，3线3相编码系统中有6种状态可用。因此，可从任何当前状态获得5个状态，并且可以存在每个符号(转换)编码的
n相数据传输可以使用在诸如总线的通信介质中提供的多于三条的线。可以同时驱动的附加信号线的使用提供了状态和极性的更多组合，并允许在状态之间的每次转换时编码更多位的数据。与使用多个差分对传输数据位的方法相比，这可以显着提高系统的吞吐量，并降低功耗，同时提供增加的带宽。
在一个示例中，编码器可以使用6条线来传输符号，其中针对每个状态驱动2对导线。这6条线可以标记为a到f，这样，在一种状态下，线a和f被驱动为正，线b和e被驱动为负，而c和d未被驱动(或不携带电流)。对于六线，可能存在：
种可能的主动驱动线组合，其中针对每种相位状态具有：
种不同的极性组合。
主动驱动线的15种不同组合可以包括如下的4条被驱动线、2条被驱动为正的线的可能组合(其他两条必须为负)：
极性的组合可能包括：
++--+--++-+--+-+-++---++
因此，可以将不同状态的总数计算为15x6＝90。为了保证符号之间的转换，可以从任何当前状态获得89个状态，并且可以在每个符号中编码的位数可以被计算为：每个符号
对于任何尺寸的总线，可被驱动的线的组合数量的一般等式是该总线中的线数量和被同时驱动的线数量的函数：
用于计算被驱动电线的极性组合数量的一个等式是：
每个符号的等效位数可以表示为：
图5是示出了3线3相通信链路的一个示例中的6种状态和30种可能的状态转换的状态图500。状态图500中的可能状态502、504、506、512、514和516包括并扩展图4的环形状态图450中所示的状态。如状态元素520的示例所示，状态图500中的每个状态502、504、506、512、514和516包括：示出信号a、b和c的电压状态(分别在信号线310a、310b和310c上传输)的字段522；示出分别由差分接收器(例如，参见图6的差分放大器/接收器602)减去线电压的结果的字段524；以及指示了旋转方向的字段526。例如，在状态502(+x)中，线a＝+1，线b＝-1，c＝0，得出：差分接收器的输出702a(a-b)＝+2，差分接收器的输出702b(b-c)＝-1，以及差分接收器的输出702c(c-a)＝+1。如状态图所示，接收器中的相变检测电路相态所采取的转换决策基于差分接收器产生的5种可能的电平，其中包括-2，-1、0、+1和+2电压状态。
图6是示出3线3相解码器600的某些方面的示图。差分接收器602和线状态解码器604被配置为提供三条传输线(例如，图3中所示的信号线310a、310b和310c)相对于彼此的状态的数字表示，并检测与在先前符号周期中传输的状态相比，三条传输线的状态的变化。串行-并行转换器606组合七个连续状态以获得要由解映射器608处理的7个符号的集合。解映射器608产生可以在先进先出(fifo)寄存器610中被缓冲的16位数据。
线状态解码器604可以从在信号线310a、310b和310c上接收的相位编码信号中提取一系列符号614。如本文所公开的，符号614被编码为相位旋转和极性的组合。线状态解码器可以包括cdr电路624，该电路提取可以用于可靠地捕获来自信号线310a、310b和310c的符号的恢复时钟626(rclk)。在每个符号边界处，在信号线310a、310b和310c中的至少一条上发生转换，并且cdr电路624可以被配置为基于一次或多次转换的发生来生成时钟626。时钟的边缘可以被延迟以允许所有信号线310a、310b和310c已经稳定的时间，从而确保捕获当前符号以用于解码目的。
三相发送器包括驱动器，其在发送信道上提供高、低和中级电压。这导致连续符号间隔之间的某些可变的转换。从低到高和从高到低的电压转换可以称为全摆幅转换，而从低到中和从高到中的电压转换可以称为半摆幅转换。不同类型的转换可能具有不同的上升或下降时间，并且可能导致接收器处的不同过零。这些差异可能导致“编码抖动”，从而可能影响链路信号完整性性能。
图7是示例性时序图700，其示出了在c-phy3相发送器的输出处的转换可变性的某些方面。信号转换时间的可变性可以归因于3相信令中使用的不同电压和/或电流水平的存在。时序图700示出了从单条信号线310a、310b或310c接收的信号中的转换时间。在第一符号间隔中传输第一符号symn702，在第一符号间隔结束于在第二符号间隔中传输第二符号symn+1724时的时间722。第二符号间隔可以结束于在第三符号间隔中传输第三符号symn+2706时的时间726，当在第四符号间隔中传输第四符号symn+3708时第三符号间隔结束。在由信号线310a、310b或310c中的电压达到阈值电压718和/或720所花费的时间引起的延迟712之后，可以检测到从第一符号702所确定的状态到与第二符号704相对应的状态的转换。阈值电压可以用于确定信号线310a、310b或310c的状态。在由信号线310a、310b或310c中的电压达到阈值电压718和/或720之一所花费的时间引起的延迟714之后，可以检测到从第二符号704确定的状态到第三符号706的状态的转换。在由信号线310a、310b或310c中的电压达到阈值电压718和/或720所花费的时间引起的延迟716之后，可以检测到从第三符号706确定的状态到第四符号708的状态的转换。延迟712、714和716可能具有不同的持续时间，这可能部分归因于器件制造过程和操作条件的变化，这可能会对与3种状态相关联的不同电压或电流电平之间的转换和/或不同的转换幅度产生不等的影响。这些差异可能会导致c-phy3相接收器中的抖动和其他问题。
图8包括示出了可以在c-phy3相接口中的接收器中提供的cdr电路的某些方面的框图800。一组差分接收器802a、802b和802c被配置：为通过将三件套中的三条信号线310a、310b和310c中的每一条与三件套中的三条信号线310a、310b和310c中的另一条进行比较，来生成一组差分信号810。在所示示例中，第一差分接收器802a比较信号线310a和310b的状态，第二差分接收器802b比较信号线310b和310c的状态，第三差分接收器802c比较信号线310a和310c的状态。因此，由于差分接收器802a、802b和802c中的至少一个的输出在每个符号间隔结束时变化，因此转换检测电路804可以被配置为检测相位变化的发生。
在传输的符号之间的某些转换可以由单个差分接收器802a、802b或802c检测到，而其他转换可以由两个或更多个差分接收器802a、802b和802c检测到。在一个示例中，两条线的状态或相对状态在转换之后可以是不变的，并且相应的差分接收器802a、802b或802c的输出在相转换之后也可以是不变的。在另一示例中，一对信号线310a、310b和/或310c中的两条线在第一时间间隔内可以处于相同状态，并且两条线可以在第二时间间隔内处于相同的第二状态，并且相应的差分接收器802a、802b或802c在相变之后，可以保持不变。因此，时钟生成电路806可以包括转换检测电路804和/或其他逻辑，这些逻辑用于监视所有差分接收器802a、802b和802c的输出以确定何时发生了相转换。时钟生成电路可以基于检测到的相变来生成接收时钟信号808。
对于信号线310a、310b和/或310c的不同组合，可以在不同时间检测3条线的信令状态的变化。信令状态变化的检测时序可以根据已经发生的信令状态变化的类型而变化。这种可变性的结果在图8的时序图850中示出。在图8中，标记822、824和826表示在提供给转换检测电路804的差信号810中转换的发生。仅出于图示清楚的目的，标记822、824和826在时序图850中被分配不同的高度，并且标记822、824和826的高度并不旨在示出与用于时钟生成或数据解码的电压或电流水平、极性或加权值的特定关系。时序图850示出了与在三条信号线310a、310b和310c上以相位和极性传输的符号相关联的转换的时序的影响。在时序图850中，一些符号之间的转换可以导致可变捕获窗口830a、830b、830c、830d、830e、830f和/或830g(统称为符号捕获窗口830)，在此期间可以可靠地捕获符号。检测到的状态变化的数量及其相对时序会导致时钟信号808发生抖动。
c-phy通信链路的吞吐量可能受到信号转换时间的持续时间和可变性的影响。例如，检测电路的可变性可能是由制造过程的公差、电压和电流源以及工作温度的变化和稳定性以及信号线310a、310b和310c的电特性引起的。检测电路的可变性可能会限制信道带宽。
图9包括表示在某些连续符号之间从第一信令状态到第二信令状态的转换的某些示例的时序图900和920。选择时序图900和920中示出的信令状态转换是出于说明的目的，并且其他转换和转换的组合可以在c-phy接口中发生。时序图900和920涉及3线3相通信链路的示例，其中由于三件套线上的信号电平之间的上升和下降时间不同，在每个符号间隔边界处可能会出现多次接收器输出转换。同样参照图8，第一时序图900示出了转换之前和之后的三件套信号线310a、310b和310c(a、b和c)的信令状态，并且第二时序图920示出了差分接收器802a、802b和802c的输出，其提供表示信号线310a、310b和310c之间差异的差分信号810。在许多情况下，一组差分接收器802a、802b和802c可以被配置为通过比较两条信号线310a、310b和310c的不同组合来捕获转换。在一个示例中，这些差分接收器802a、802b和802c可以被配置为通过确定它们各自的输入电压的差(例如，通过相减)来产生输出。
在时序图900和920所示的每个示例中，初始符号(-z)516(参见图8)转换为不同的符号。如时序图902、904和906中所示，信号a最初处于+1状态，信号b处于0状态并且信号c处于-1状态。因此，如时序图922、932、938中针对差分接收器输出所示，差分接收器802a、802b最初测量+1差值924，差分接收器802c测量-2差值926。
在对应于时序图902、922的第一示例中，发生了从符号(-z)516到符号(-x)512(请参见图8)的转换，其中信号a转换为-1状态，信号b转换为+1状态，信号c转换为0状态，其中差分接收器802a从+1差值924转换为-2差值930，差分接收器802b保持在+1差值924、928处，并且差分接收器802c从-2差值926转换为+1差值928。
在对应于时序图904、932的第二示例中，发生从符号(-z)516到符号(+z)506的转换，其中信号a转换为-1状态，信号b保持为0状态并且信号c转换为+1状态，两个差分接收器802a和802b从+1差值924转换为-1差值936，差分接收器802c从-2差值926转换为+2差值934。
在对应于时序图906、938的第三示例中，发生从符号(-z)516到符号(+x)502的转换，其中信号a保持为+1状态，信号b转换为-1状态并且信号c转换为0状态，差分接收器802a从+1差值924转换为+2差值940，差分接收器802b从+1差值924转换为-1差值942，并且差分接收器802c从-2差值926转换为-1差值942。
这些示例示出了跨越0、1、2、3、4和5级的差值的转换。针对典型差分或单端串行传输器的预加重技术已被开发用于两级转换，如果用在mipi联盟c-phy3相信号上，可能会带来某些不利影响。特别地，在转换期间过驱动信号的预加重电路可能会在跨越1或2级的转换期间引起过冲，并可能导致在边缘敏感电路中发生误触发。
图10示出了作为包括单个符号间隔1002的多个符号间隔的叠加而生成的眼图1000。信号转换区域1004表示两个符号之间的边界处(其中可变的信号上升时间阻止了可靠的解码)的不确定性的时间段。可以在由“眼图张度”内由眼图波罩1006定义的区域中可靠地确定状态信息，该“眼图张度”表示其中符号稳定并且可以可靠地接收和解码的时间段。眼图波罩1006掩蔽其中不会发生过零的区域，并且解码器使用眼图波罩来防止由于在符号间隔边界处在第一信号过零之后继续过零的影响而引起的多重计时。
在使用时钟数据恢复电路的系统的设计、适配和配置期间，信号的周期性采样和显示的概念是有用的，其中时钟数据恢复电路使用在接收数据中出现的频繁转换来重新创建接收数据时序信号。基于串行器/解串器(serdes)技术的通信系统是以下系统的示例：其中眼图1000可以用作用于判断基于眼图1000的眼图张度可靠地恢复数据的能力的基础。
诸如3线3相编码器的m线n相编码系统可以对在每个符号边界处具有至少一次转换的信号进行编码，并且接收器可以使用那些保证的转换来恢复时钟。接收器可能在紧接在符号边界的第一次信号转换之前就需要可靠的数据，并且还必须能够可靠地掩盖与同一符号边界相关的多次转换的任何出现。由于m线(例如三件套线)上承载的信号之间的上升和下降时间略有差异，以及所接收的信号对(例如图6的差分接收器802a、802b和802c的a-b、b-c和c-a输出)的组合之间的信号传播时间略有差异，可能引起多次接收器转换。
图11示出了针对c-phy3相信号生成的眼图1100的示例。眼图1100可以由多个符号间隔1102的叠加生成。眼图1100可以使用固定和/或与符号无关的触发器1130来产生。眼图1100包括数量增加的电压电平1120、1122、1124、1126、1128，其可以归因于由n相接收器电路的差分接收器802a，802b，802c(参见图8)所测量的多个电压电平。在该示例中，眼图1100可以对应于提供给差分接收器802a、802b和802c的3线3相编码信号中的可能转换。这三个电压电平可以使差分接收器802a、802b和802c针对正极性和负极性两者生成强电压电平1126、1128和弱电压电平1122、1124。通常，在任何符号中只有一条信号线310a、310b和310c不被驱动，并且差分接收器802a、802b和802c不会产生0状态(此处为0伏)输出。与强电平和弱电平相关的电压不必相对于0伏电平均匀分布。例如，弱电压电平1122、1124表示可以包括未驱动信号线310a、310b和310c所达到的电压电平的电压的比较。眼图1100可以与差分接收器802a、802b和802c产生的波形重叠，因为当在接收设备处捕获数据时，同时考虑了所有三对信号。差分接收器802a、802b和802c产生的波形代表差分信号810，其代表三对信号(a-b、b-c和c-a)的比较。
在c-phy3相解码器中使用的驱动器、接收器和其他装置可能表现出不同的开关特性，这些特性可能会在从三条线接收的信号之间引入相对延迟。由于在三件套信号线310a、310b，310c的三个信号之间的上升和下降时间略有不同，并且由于在从信号线310a、310b，310c接收到的信号对的组合之间的信号传播时间中的细微差别，在每个符号间隔边界1108和/或1114处可能会观察到多次接收器输出转换。眼图1100可以捕获上升和下降时间的变化，作为每个符号间隔边界1108和1114附近的转换中的相对延迟。上升和下降时间的变化可能是归因于3相驱动器的不同特性。对于任何给定的符号，上升和下降时间的差异还可导致符号间隔1102的持续时间的有效缩短或延长。
信号转换区域1104表示不确定的时间或周期，其中可变的信号上升时间阻止了可靠的解码。可以在“眼图张度”1106中可靠地确定状态信息，该“眼图张度”表示符号稳定并且可以被可靠地接收和解码的时间段。在一个示例中，可以确定眼图张度1106开始于信号转换区域1104的末端1112，并且结束于符号间隔1102的符号间隔边界1114。参照图11，可以确定眼图张度1106开始于信号转换区域1104的末端1112，并且结束于时间1116，在该时间，信号线310a、310b、310c的信令状态和/或三个差分接收器802a、802b和802c的输出已经开始改变以反映下一个符号。
与对应于接收到的信号的眼图张度1106相比，被配置用于n相编码的通信链路220的最大速度可能受到信号转换区域1104的持续时间的限制。符号间隔1102的最小周期可以由与例如图6所示的解码器600中的cdr电路624相关联的严格设计余量来约束。不同的信令状态转换可以与对应于两条或更多条信号线310a、310b和/或310c的信号转换时间的不同变化相关联，从而导致接收装置中的差分接收器802a、802b和802c的输出在不同的时间和/或以不同的速率相对于符号间隔边界1108(其中差分接收器802a、802b和802c的输入开始改变)改变。信号转换时间之间的差异可能会导致两条或更多差分信号810中的信令转换之间出现时序偏斜。cdr电路可能包括延迟元件和其他用于容纳差分信号810之间的时序偏斜的电路。
cdr实施
图13示出了示例性cdr设计1300，其将半速率时钟生成与c-phy输入-增量脉冲生成分离。如图所示，c-phy输入增量包括ab、bc和ca差分信号1302、1304、1306，这些差分信号被输入到逻辑门1308a、1308b和1308c(在该示例中为xor门)、逻辑门1310a、1310b和1310c以及or门1312的网络，以便根据差分信号1302、1304、1306中的转换生成第一时钟信号或脉冲1314。
信号或脉冲1314输入到触发器逻辑单元1316、例如d触发器，其中触发器逻辑单元1316由信号或脉冲1314定时，其中输入值(数据或d)被保持在输出(q)上，直到在时钟输入(clk)处输入脉冲或宣称值为止。触发器逻辑单元1316又被耦合在包括可编程发生器1318的延迟环路中，该可编程发生器耦合到触发器逻辑单元1316的输出q。发生器1318可以是被配置为生成基于半个ui恢复的时钟(即，具有等于两个ui的周期或输入的第一时钟信号或脉冲的时钟速率的一半的时钟)的一个半ui发生器。由发生器1318引起的所生成的半速率或延迟的rclk时钟1320作为延迟环路的一部分被反馈到触发器逻辑单元的数据输入，该延迟环路包括反相器1319，该反相器将发生器1318输出的信号反相。因为触发器逻辑单元1316由信号或脉冲1314(在一个方面利用d触发器)计时，每个脉冲上升沿都会发生由触发器逻辑单元1316进行重采样。要注意的是，半ui发生器可以根据预定算法/度量被预先配置或配置。此外，可以在接收器中接收到高速数据脉冲串之前，对发生器1318进行预校准。随后，触发器逻辑单元1316的输出q也用于在通过反相器1324和1326之后推导出恢复的时钟信号(rclk)1322，用于在接收器的解码器(例如，如图6所示的解码器600)中使用。
在其他方面，一旦在cdr1300处接收到第一数据转换，就立即创建自动半ui跟踪脉冲，而不管一个ui内的输入数据中可能发生的其他可能转换。第一转换用作半ui发生器的开始指示器，以生成用于逻辑单元1318的脉冲以下拉电压用于生成基于半ui的恢复时钟。触发器逻辑单元1318的q输出还构成恢复的时钟信号rclk1322，其将是半ui或半速率时钟。图13中所示的示例性电路结构的优点在于，由于电路仅考虑绝对ui时序关系，因此该电路不受pvt或信道之间不匹配的影响。
为了支持三级信令系统的更高数据速率，针对时钟和数据恢复(cdr)的校准/训练变得至关重要，尤其是信道状况随着长度被延伸以支持多种应用的情况下变得更糟。此外，很难控制同一芯片上每条线之间的延迟，从而导致针对cdr的时序接近。作为建议的一套校准措施，该序列旨在单次为三条接收器提供校准，而无需额外的模式，因为比较器将以相等的值输出线1、线2和线3之间的差。此外，所提出的校准序列通过检测器和发生器的组合为系统提供了半ui的信息。
校准图案
为了在三级信令系统中支持更高的数据速率，如前所述，cdr的校准或训练变得重要，尤其是在信道状况随着物理信道(即，线a，b，c)的长度被扩展以支持多种应用而变差的情况下。可以尝试在同一芯片上控制每条线中的信号之间发生的延迟，从而导致cdr的时序接近，这增加了正确校准cdr的重要性，并确保了接收器时钟(例如，sclk)的占空比失真被校正。
典型的c-phy校准图案通常具有从高至低电压模式，或者可替代地具有从低至高模式。相反，本公开的特征在于改进的校准图案，其提供了关于ui长度/持续时间的准确校准数据，并且能够提供用于校正时钟占空比失真的准确信息。如将在下面更详细地讨论的，本公开特别地提供了通过下列操作生成的校准图案：切换这些线中的任意两条(例如，a和b)并使第三条线(例如，c)保持在共模，以在每个预定时间段或ui仅产生一次转换。单次转换提供了绝对ui长度/持续时间信息，可以在接收器cdr中使用它来进行时序校准和占空比校正。
图13示出了根据本公开的某些方面的示例性校准图案1300。模式1300是通过如下操作所生成的校准图案：在每个预时间段1308切换两条导线(例如1302、1304)，而剩余的第三条导线1306保持恒定电平(例如作为一个示例但不限与此，由mipic-phy指定的大约200mv的常见恒定电压)。尽管在所示的示例中示出了线a和c1302、1304被切换并且线b1306是恒定的，但是校准图案不限于这样的特定线，因为导线a、b或c中的任何两条都可以切换。该校准图案每次仅产生单次转换，并且经历了对预定时间间隔1308或ui的精度可忽略不计的抖动影响，因此产生变化可忽略不计的ui测量。因此，校准图案1300向接收器或校准发生器提供准确的ui周期。还要注意的是，校准图案1300还可以在所公开的差分信令系统中用作时钟图案。此外，应注意的是，校准图案1300也可以用于向任何差分信令系统提供时钟图案，因此，可以在不同的差分信令系统之间利用生成这种图案的校准发生器。
在一个方面，校准图案1300可以在发送侧生成，诸如在发送器或主机侧，或诸如图2中的202或图3中的300，但不限于此。而且，在切换到高速数据传输模式之前，可以针对mipic-phy规范中指定的每个低功率模式生成并传输图案1300。
图14示出了在c-phy接收器接口(例如，图6中的接收器600)处的3线的单端信号的示例性示图1400，这些信号通过在3线接口上施加与图13中的模式1300类似的校准图案而引起。从本例中可以看出，a和c线路电压在最大和最小电压之间以彼此180度异相切换，而线路b的电压则保持或保持恒定。
图15示出了由校准图案生成的在c-phy接收器接口处的3条线的差分信号的示图1500。可以利用诸如图8中所示的802之类的差分接收器来导出差分信号。因此，信号1502是a和b线路之间的差，信号1504是b和c线之间的差，而信号1506是c和a线之间的差。信号1508是信号转换触发的时钟信号，其中信号1508是恢复的时钟，其可用于采样数据以进行串行到并行转换。
处理电路和方法的示例
图16是说明用于采用处理电路1602的装置的硬件实施方案的示例的概念图1600，处理电路1602可经配置以执行本文所揭示的一个或多个功能。根据本公开的各个方面，可以使用处理电路1602来实现本文所公开的一个元素或元素的任何部分或元素的任何组合。处理电路1602可以包括一个或多个被硬件和软件模块的某种组合控制的处理器1604。处理器1604的示例包括微处理器、微控制器、数字信号处理器(dsp)、现场可编程门阵列(fpga)、可编程逻辑设备(pld)、状态机、定序器、门控逻辑、分立硬件电路以及配置为执行贯穿本公开描述的各种功能的其他合适硬件。一个或多个处理器1604可以包括执行特定功能并且可以由软件模块1616之一配置、扩充或控制的专用处理器。一个或多个处理器1604可以通过在初始化期间加载的软件模块1616的组合来配置，并通过在操作期间加载或卸载一个或多个软件模块1616而被进一步配置。
在所示的示例中，处理电路1602可以用总线架构来实现，该总线架构通常由总线1610表示。总线1610可以包括任意数量的互连总线和桥接器，这取决于处理电路1602的特定应用和总体设计约束。总线1610将包括一个或多个处理器1604和存储器1606的各种电路链接在一起。存储器1606可以包括存储器设备和大容量存储设备，并且在本文中可以被称为计算机可读介质和/或处理器可读介质。总线1610还可以链接各种其他电路，例如时序源、计时器、外围设备、电压调节器和电源管理电路。总线接口1608可以在总线1610和一个或多个收发器1612之间提供接口。可以为处理电路支持的每种联网技术提供收发器1612。在某些情况下，多种联网技术可以共享在收发器1612中找到的一些或全部电路或处理模块。每个收发器1612提供了一种用于在传输介质上与各种其他装置进行通信的手段。取决于装置的性质，还可以提供用户接口1618(例如，小键盘、显示器、扬声器、麦克风、操纵杆)，并且可以直接或通过总线接口1608通信地耦合到总线1610。
处理器1604可负责管理总线1610并负责一般处理，该一般处理可包括执行存储在可包括存储器1606的计算机可读介质中的软件。在这方面，处理电路1602(包括处理器1604)可用于实现本文公开的任何方法、功能和技术。存储器1606可以用于存储在执行软件时由处理器1604操纵的数据，并且该软件可以被配置为实现本文公开的任何一种方法。
处理电路1602中的一个或多个处理器1604可以执行软件。软件应广义地解释为指令、指令集、代码、代码段、程序代码、程序、子程序、软件模块、应用程序、软件应用程序、软件包、例程、子例程、对象、可执行文件、执行线程、过程、功能、算法等，无论是被称为软件、固件、中间件、微码、硬件描述语言还是其他形式。该软件可以以计算机可读形式驻留在存储器1606中或外部计算机可读介质中。外部计算机可读介质和/或存储器1606可以包括非暂时性计算机可读介质。非暂时性计算机可读介质例如包括磁存储设备(例如，硬盘、软盘、磁条)、光盘(例如，光盘(cd)或数字多功能盘(dvd))、智能卡、闪存设备(例如“闪存驱动器”、卡、棒或键驱动器)、随机存取存储器(ram)、rom、prom、可擦除prom(eprom)、eeprom、寄存器、可移动磁盘以及任何其他合适用于存储可由计算机访问和读取的软件和/或指令的介质。作为示例，计算机可读介质和/或存储器1606还可包括载波、传输线和用于传输可由计算机访问和读取的软件和/或指令的任何其他合适的介质。计算机可读介质和/或存储器1606可以驻留在处理电路1602中、处理器1604中、处理电路1602外部，或者跨越包括处理电路1602在内的多个实体分布。计算机可读介质和/或存储器1606可以体现在计算机程序产品中。举例来说，计算机程序产品可以包括包装材料中的计算机可读介质。本领域技术人员将认识到，取决于特定应用和施加于整个系统的总体设计约束，如何最佳地实现贯穿本公开呈现的所述功能。
存储器1606可以维护在可加载代码段、模块、应用、程序等中维护和/或组织的软件，其在本文中可以称为软件模块1616。每个软件模块1616可以包括指令和数据，当指令和数据被安装或加载到处理电路1602上并由一个或多个处理器1604执行时，有助于控制一个或多个处理器1604的运行的运行时间映像1614。在被执行时，某些指令可以引起处理电路1602执行根据本文所述的某些方法、算法和过程的功能。
软件模块1616中的一些可以在处理电路1602的初始化期间被加载，并且这些软件模块1616可以配置处理电路1602以使得能够执行本文公开的各种功能。例如，某些软件模块1616可以配置处理器1604的内部设备和/或逻辑电路1622，并且可以管理对外部设备的访问，外部设备是例如收发器1612、总线接口1608、用户接口1618、计时器、数学协处理器等等。软件模块1616可以包括与中断处理程序和设备驱动器交互的控制程序和/或操作系统，并且控制对由处理电路1602提供的各种资源的访问。这些资源可以包括对存储器、处理时间、处理器、收发器1612、用户界面1618的访问等。
处理电路1602的一个或多个处理器1604可以是多功能的，由此一些软件模块1616被加载并配置为执行不同的功能或相同功能的不同实例。一个或多个处理器1604可以另外适于管理例如响应于来自用户接口1618，收发器1612和设备驱动器的输入而发起的后台任务。为了支持多种功能的执行，一个或多个处理器1604可以被配置为提供多任务环境，从而根据需要或期望，将多个功能中的每一个实现为由一个或多个处理器1604服务的一组任务。在一个示例中，可以使用分时程序1620来实现多任务环境，该分时程序在不同任务之间传递处理器1604的控制，由此每个任务在任何未完成的操作完成时和/或响应诸如中断之类的输入，将对一个或多个处理器1604的控制返回给分时程序1620。当任务控制一个或多个处理器1604时，处理电路有效地专用于与控制任务相关的功能所针对的目的。分时程序1620可以包括操作系统、基于循环传输控制的主循环、根据功能的优先级分配对一个或多个处理器1604的控制的功能、和/或通过向处理功能提供一个或多个处理器1604的控制来响应外部事件的中断驱动主循环。
图17是用于在3线多相通信总线或接口中提供校准数据的方法1700的流程图，该方法可以由耦合至可以被配置为mipic-phy接口的3线多相通信总线或接口的发送器和接收器电路来执行。方法1700包括在3线接口上生成并传输校准图案，其中该图案的生成包括在预定时间间隔内将三条接口线中的两条从一个电压电平切换到另一电压电平，如框1702所示。此外，校准图案的生成包括在单位间隔时间段内将剩余的第三条接口线保持在共模电压电平，如框1704所示。在仅切换两条线的同时将第3条线保持在共模电压电平的情况下，仅在预定时间间隔内发生单次转换。对于mipic-phy系统，基于mipic-phy标准，共模电压电平可以被设置为大约200毫伏。
如框1706所示，在3线接口上传输所确定的校准图案。应当注意，在一个方面中，可以在传输设备被配置为切换两条线并且将第三条线保持在恒定电压的情况下同时实现传输和生成校准图案的过程，其中在3条线上提供这种电压的过程固有地实现了通过调制3线接口的线电压来传输校准图案。
方法1700还包括然后基于所传输的校准图案来导出校准数据，如框1708所示。在框1708中的导出校准数据的过程可以进一步包括在差分接收器处接收校准图案并确定眼图或眼图以测量预定时间间隔，该时间间隔可以是单个单位间隔(ui)。如前所述，由于利用当前的校准图案可以忽略抖动，因此校准数据用于提供ui的准确计时。此外，可以基于校准图案信号的时序来确定针对时钟的时钟模式或占空比。在一些方面，导出的时钟模式将具有一个单位间隔(ui)的周期，其中时钟模式用于校正耦合到3线接口的接收器设备内的接收器时钟的占空比。
在另外的方面中，方法1700可以包括在时钟和数据恢复(cdr)电路系统中设置延迟发生器，该电路使用所导出的校准数据捕获来自3线3相接口的符号。在一个示例中，延迟发生器是半个ui发生器，例如图12中的发生器1218。由于在一些方面中预定时间段可以是单个ui，所以基于导出的校准数据容易且准确地确定半个ui间隔。方法1700还可被配置为使得在转换到c-phy接口上的高速数据传输模式之前，针对3线接口上的每个低功率模式，在3线接口上生成并传输校准图案。
图18是说明用于采用处理电路1802的装置1800的硬件实施方案的示例图。在所说明的示例中，处理电路1802可在用于3线多相接口(例如，c-phy接口)的发送器内实施。在其他方面，装置1800可以被实现为主设备中的传输器的一部分，但是也可以被实现为从设备中的传输器。
处理电路1802通常包含处理器或处理电路系统1816，其可以包括微处理器、微控制器、数字信号处理器、定序器和状态机中的一个或多个。处理电路1802可以用总线架构来实现，该总线架构通常由总线1820表示。总线1820可以包括任意数量的互连总线和桥接器，这取决于处理电路1802的特定应用和总体设计约束。总线1820将各种电路链接在一起，这些电路包括一个或多个处理器和/或硬件模块(由处理器1816表示)、特定模块或电路(例如校准图案确定模块1804；在各种线、连接器或导线1814上传输信令的发送器/线接口电路1812)以及计算机可读存储介质1818。总线1820还可以链接各种其他电路，例如时序源、外围设备、电压调节器和电源管理电路，这些在本领域中是众所周知的，因此不再赘述。
处理器1816负责一般处理，包括执行存储在计算机可读存储介质1818上的软件。该软件在由处理器1816执行时，使处理电路1802执行前面针对任何特定装置描述的各种功能。计算机可读存储介质1818还可以用于存储由处理器1816在执行软件时操纵的数据，包括用于在连接器或线1814(其可以被配置为数据信道)上传输的符号的数据编码。处理电路1802进一步包括至少如上所述的模块1804。包括模块1804的模块可以是在处理器1816中运行的、驻留/存储在计算机可读存储介质1818中的软件模块、耦合到处理器1816的一个或多个硬件模块，或其某种组合。包括模块1804的模块可以包括微控制器指令、状态机配置参数或其某种组合。
在一种配置中，设备1800可以被配置用于在c-phy3相接口上的数据通信。装置1800可以包括模块和/或电路1804，其被配置为生成并引起以上结合图13讨论的校准图案的传输。另外，处理器可读存储介质1818可以包括代码1806，其被配置为使处理电路系统1816生成所公开的校准图案。
装置1800可以被配置用于各种操作模式。在一个示例中，该设备。
图19是说明采用处理电路1902的装置1800的硬件实施方案的示例图。在所说明的示例中，处理电路1802可在用于3线多相接口(例如，c-phy接口)的接收器内实施。在另一示例中，装置1900可以被实现为从设备中的接收器的一部分，但是根据某些示例也可以被实现为在主设备内的接收器中。
处理电路1902通常包含处理器1916，其可以包括微处理器、微控制器、数字信号处理器、定序器和状态机中的一个或多个。处理电路1902可以用总线架构来实现，该总线架构通常由总线1920表示。总线1920可以包括任意数量的互连总线和桥，这取决于处理电路1902的特定应用和总体设计约束。总线1920将各种电路链接在一起，这些电路包括一个或多个处理器和/或硬件模块(由处理器1916代表)、模块或电路1904、1906和1908、确定接收器的不同对或线1914之间的差分信令状态的差分接收器电路1912、以及计算机可读存储介质1918。总线1920也可以链接各种其他电路，例如时序源、外围设备、电压调节器和电源管理电路，这些在本领域中是众所周知的，因此不再赘述。
处理器1916负责一般处理，包括执行存储在计算机可读存储介质1918上的软件或代码。该软件或代码在由处理器1916执行时，使处理电路1902执行前面针对任何特定装置描述的各种功能。计算机可读存储介质1918还可以用于存储由处理器1916在执行软件时操纵的数据，包括从在连接器或线1914(其可以被配置为数据通道和时钟通道)上传输的符号解码的数据。处理电路1902还包括模块1904、1906和1908中的至少一个。模块1904、1906和1908可以是在处理器1916中运行的、驻留/存储在计算机可读存储介质1918中的软件模块、耦合到处理器1916的一个或多个硬件模块，或它们的某种组合。模块1904、1906和/或1908可以包括微控制器指令、状态机配置参数或其某种组合。
在一种配置中，设备1900可以被配置用于在c-phy3相接口上的数据通信。装置1900可包括：模块和/或电路1904，其被配置为从嵌入在连接器或线1914上传输的符号序列中的时序信息中恢复第一时钟信号；模块和/或电路1906，用于恢复包括半个ui生成的时钟生成；以及模块和/或电路1908，用于根据从发送器接收的校准序列或图案来确定校准数据，如图18所示。应注意，在模块1908中生成的校准数据可以包括基于根据本文公开的图案的接收到的校准图案的ui测量，以及与可以用于校正时钟占空比失真的占空比相关的数据。模块1906可以利用ui测量或确定来确定用于在接收器内的延迟电路中对半个ui生成进行编程的半个ui时间段。占空比失真校正可以在模块1904中或在用于占空比校正的单独的模块/电路中进行(未示出)。
在其他示例中，处理器可读存储介质1918可以包括各种代码或指令，其包括用于使处理器1916：根据接收到的校准图案确定校准数据；设置半个ui发生器(其可以是基于根据接收到的校准图案确定的校准数据)；并根据接收到的校准图案确定占空比校正。装置1900可以被配置用于各种操作模式，例如mipic-phy低功率模式和高速数据模式。
应理解，所公开的过程中步骤的特定顺序或层次是示例性方法的说明。基于设计偏好，应当理解，可以重新布置过程中步骤的特定顺序或层次。此外，可以组合或省略一些步骤。随附的方法权利要求以示例顺序呈现了各个步骤的要素，并不意味着限于所呈现的特定顺序或层次。
提供先前的描述以使本领域的任何技术人员能够实践本文描述的各个方面。对这些方面的各种修改对于本领域技术人员将是显而易见的，并且本文定义的一般原理可以应用于其他方面。因此，权利要求书并不旨在意图限于本文中所展示的方面，而是应被赋予与语言权利要求一致的完整范围，其中除非以单数形式提及元素并不意图表示“一个且仅一个”，除非明确指出，而是“一个或多个”。除非另有特别说明，术语“一些”是指一个或多个。本领域普通技术人员已知或以后将知道的，贯穿本公开内容所描述的各个方面的元素的所有结构和功能等同物均通过引用明确地并入本文，并且意在由权利要求书涵盖。而且，无论在权利要求书中是否明确叙述了本文公开的内容，都不打算将其公开给公众。除非使用短语“用于……的手段”明确地叙述该要素，否则任何权利要求要素都不应被解释为手段加功能。
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