摄像元件和电子设备的制作方法

[0001]
本发明涉及摄像元件和电子设备。


背景技术：

[0002]
存在如下光接收芯片：在该光接收芯片上，即使在形成光接收信号输出用的穿孔状电极之前的状态下，也可以对以矩阵形式布置在半导体基板上的光接收元件执行检查(例如，参见专利文献1)。
[0003]
在专利文献1披露的光接收芯片中，将多个光接收元件分成若干个元件组，并且对应于每个元件组设置检查用焊盘。然后，将每个元件组连接至公共的检查用信号线，将输出电路和输入电路都连接至每个检查用焊盘，并且通过转换开关(changeover switch)将检查用信号线连接至对应的检查用焊盘的输出电路或输入电路，从而可以使用检查用焊盘检查光接收元件。
[0004]
引用列表
[0005]
专利文献
[0006]
专利文献1：日本专利申请特开第2015-165544号


技术实现要素：

[0007]
本发明要解决的问题
[0008]
在上述专利文献1中披露的光接收芯片是出于如下目的而被设计的：在形成用于输出光接收信号的穿孔状电极之前的状态下检查光接收元件。
[0009]
本发明的目的是提供一种摄像元件和包括该摄像元件的电子设备，该摄像元件可以用最少数量的附加电路对形成在每个像素行或每个像素列中的配线执行检查。
[0010]
解决问题的技术方案
[0011]
用于实现上述目的的本发明的摄像元件包括：
[0012]
第一基板，在所述第一基板上形成有像素电路，所述像素电路被连接至光接收部；和第二基板，在所述第二基板上形成有像素控制部，所述像素控制部控制所述像素电路，所述第一基板和所述第二基板被堆叠，
[0013]
其中，所述第一基板包括：
[0014]
第一配线，其被形成为对应于第一像素行或第一像素列，
[0015]
第二配线，其被形成为对应于第二像素行或第二像素列，
[0016]
第一连接部，其将所述第一配线和所述像素控制部连接，
[0017]
第二连接部，其将所述第二配线和所述像素控制部连接，
[0018]
开关部，其控制所述第一配线和所述第二配线之间的连接，
[0019]
第一电极，其经由所述开关部连接至所述第一配线，以及
[0020]
第二电极，其经由所述开关部连接至所述第二配线。
[0021]
此外，用于实现上述目的的本发明的电子设备的特征在于，包括具有上述构造的
摄像元件。
附图说明
[0022]
图1是示出了作为本发明的摄像元件的示例的cmos图像传感器的基本构造的概要的框图。
[0023]
图2是示出了像素的电路构造的示例的电路图。
[0024]
图3是示出了安装在cmos图像传感器上的列并行模数转换部的构造的示例的框图。
[0025]
图4是示出了堆叠型芯片结构的概要的分解立体图。
[0026]
图5是示出了根据本发明的实施例的第一半导体基板的具体构造的示意性构造图。
[0027]
图6是示出了根据第一实施例的开关部的电路示例的电路图。
[0028]
图7是示出了在第一实施例中用于执行一个菊花链(daisy chain)的开路测试(opening test)的电路示例的电路图。
[0029]
图8是示出了根据第二实施例的开关部的电路示例的电路图。
[0030]
图9是示出了在第二实施例中用于执行两个菊花链的开路测试的电路示例的电路图。
[0031]
图10是示出了在第二实施例中用于执行相邻配线(控制线)之间的短路测试的电路示例的电路图。
[0032]
图11是示出了根据第三实施例的摄像元件晶片的主要部分的截面图。
[0033]
图12是示出了根据本发明的变形例的第一半导体基板的具体构造的示意性构造图。
[0034]
图13是示出了根据本发明的技术的应用示例的图。
[0035]
图14是示出了作为本发明的电子设备的示例的摄像装置的构造的框图。
具体实施方式
[0036]
在下文中，将参照附图详细地描述用于实施本发明的技术的方式(在下文中，称为“实施例”)。本发明的技术不限于实施例，并且实施例中的各种数值和材料等均是示例。在以下描述中，将相同的附图标记用于相同的元件或具有相同功能的元件，并且将省略多余的描述。需要注意，将按照以下顺序给出描述。
[0037]
1.本发明的摄像元件和电子设备的一般说明
[0038]
2.本发明的摄像元件
[0039]
2-1.cmos图像传感器的构造示例
[0040]
2-2.像素的构造示例
[0041]
2-3.模数转换部的构造示例
[0042]
2.4.堆叠型芯片结构
[0043]
3.实施例的描述
[0044]
3-1.第一实施例(开路测试的示例)
[0045]
3-2.第二实施例(开路/短路测试的示例)
[0046]
3-3.第三实施例(具有开路/短路测试功能的摄像元件晶片的示例)
[0047]
4.变形例
[0048]
5.本发明的电子设备(摄像装置的示例)
[0049]
6.本发明能够采用的构造
[0050]
<本发明的摄像元件和电子设备的一般说明>
[0051]
本发明的摄像元件和电子设备能够被构造成使得针对矩阵状的像素布置的每个像素行、每个像素列、或每个像素行和每个像素列设置第一配线和第二配线。此外，能够采用如下构造：其中，开关部将第一配线和第二配线串联连接在第一电极和第二电极之间。
[0052]
包括上述优选构造的本发明的摄像元件和电子设备能够被构造成使得在第一配线和第二配线之间存在多条配线，并且开关部将第一配线、所述多条配线和第二配线串联连接在第一电极和第二电极之间。
[0053]
此外，包括上述优选构造的本发明的摄像元件和电子设备能够被构造成使得在第一电极和第二电极之间，能够对第一配线、多条配线和第二配线是否存在断线执行检查。可替代地，能够采用如下构造：其中，在第一电极和第二电极之间，能够对像素中包括的晶体管的质量执行检查。
[0054]
此外，包括上述优选构造的本发明的摄像元件和电子设备能够被构造成使得设置有两个第一电极和两个第二电极。此时，能够采用如下构造：其中，开关部将第一配线、多条配线和第二配线之中的奇数行/奇数列的配线串联连接在第一电极中的一者和第二电极中的一者之间，并且将第一配线、多条配线和第二配线之中的偶数行/偶数列的配线串联连接在第一电极中的另一者和第二电极中的另一者之间。
[0055]
此外，包括上述优选构造的本发明的摄像元件和电子设备能够被构造成使得在第一电极中的一者和第二电极中的一者之间，能够对奇数行/奇数列的配线是否存在断线执行检查，并且在第一电极中的另一者和第二电极中的另一者之间，能够对偶数行/偶数列的配线是否存在断线执行检查。可替代地，能够采用如下构造：其中，通过检查在奇数行/奇数列的串联连接的配线和偶数行/偶数列的串联连接的配线之间是否有电流流动，能够对相邻配线之间是否存在短路执行检查。
[0056]
此外，包括上述优选构造的本发明的摄像元件和电子设备能够被构造成使得开关部中包括的开关元件包括晶体管，该晶体管的导电类型与像素中包括的晶体管的导电类型相同。
[0057]
<本发明的摄像元件>
[0058]
将描述应用了根据本发明的技术的本发明的摄像元件的基本构造。在此，作为摄像元件的示例，将描述类型为x-y地址型摄像元件的cmos(complementary metal oxide semiconductor，互补金属氧化物半导体)图像传感器。cmos图像传感器是通过应用或部分使用cmos工艺而制造的图像传感器。
[0059]
[cmos图像传感器的构造示例]
[0060]
图1是示出了作为本发明的摄像元件的示例的cmos图像传感器的基本构造的概要的框图。
[0061]
根据本示例的cmos图像传感器1具有以下构造，该构造包括：像素阵列部11，其具有包括光接收部(光电转换部)的像素2，像素2在行方向和列方向上二维地布置，即，以矩阵
形式二维地布置；以及像素阵列部11的外围电路部。在此，行方向是指像素行中的像素2的排列方向(所谓的水平方向)，且列方向是指像素列中的像素2的排列方向(所谓的垂直方向)。像素2通过执行光电转换来生成并累积与接收到的光量对应的光电荷。
[0062]
像素阵列部11的外围电路部包括例如行选择部12、恒流源部13、模数转换部14、水平传输扫描部15、信号处理部16和时序控制部17等。
[0063]
在像素阵列部11中，针对矩阵状的像素阵列中的每个像素行，控制线311至31
m
(在下文中，有时统称为“控制线31”)沿着行方向布线。此外，针对每个像素列，垂直信号线321至32
n
(在下文中，有时统称为“垂直信号线32”)沿着列方向布线。当从像素2读取信号时，控制线31传输用于驱动的驱动信号。在图1中，控制线31被示出为一条配线。然而，控制线31并不限于一条。控制线31的一端被连接至行选择部12的与各行对应的输出端子。
[0064]
下面将描述像素阵列部11的外围电路部的每个电路部分，即，行选择部12、恒流源部13、模数转换部14、水平传输扫描部15、信号处理部16和时序控制部17。
[0065]
行选择部12包括移位寄存器和地址解码器等，并且在选择像素阵列部11的每个像素2时控制像素行的扫描和像素行的地址。尽管未示出行选择部12的具体构造，但是通常，行选择部12具有读取扫描系统和清除扫描系统这两个扫描系统。
[0066]
为了从像素2读取像素信号，读取扫描系统以行为单位顺序地选择并扫描像素阵列部11的像素2。从像素2读取的像素信号是模拟信号。在清除扫描系统中，相对于由读取扫描系统执行读取扫描的读取行，比读取扫描提前快门速度的时间量来执行清除扫描。
[0067]
通过清除扫描系统的清除扫描，从读取行的像素2的光电转换部中清除不必要的电荷，由此将光电转换部复位。然后，通过该清除扫描系统清除(复位)不必要的电荷来执行所谓的电子快门操作。在此，电子快门操作是指排出光电转换部的光电荷并且开始新的曝光(开始光电荷的累积)的操作。
[0068]
恒流源部13包括多个电流源i，多个电流源i分别包括例如mos晶体管并且连接至针对每个像素列的垂直信号线321至32
n
中的各者，并且恒流源部13通过垂直信号线321至32
n
中的各者将偏置电流供给到已经由行选择部12选择并扫描的像素行的每个像素2。
[0069]
模数转换部14包括与像素阵列部11的像素列对应设置(例如，针对每个像素列设置)的多个模数转换器的集合。模数转换部14是列并行型模数转换部，其针对每个像素列将通过垂直信号线321至32
n
中的各者输出的模拟像素信号转换为n位数字信号。
[0070]
作为列并行模数转换部14中的模数转换器，例如，可以使用作为参考信号比较型模数转换器的示例的单斜率模数转换器。然而，模数转换器不限于单斜率模数转换器，并且可以使用逐次逼近型模数转换器或增量总和(delta-sigma)调制型(δσ调制型)模数转换器。
[0071]
水平传输扫描部15包括移位寄存器和地址解码器等，并且当读取像素阵列部11的每个像素2的信号时控制像素列的扫描和像素列的地址。在水平传输扫描部15的控制下，由模数转换部14转换为数字信号的像素信号以像素列为单位被读出到2n位宽的水平传输线18。
[0072]
信号处理部16对通过水平传输线18供给的数字像素信号执行预定的信号处理，以生成二维图像数据。例如，信号处理部16校正垂直线缺陷或点缺陷，对信号进行钳位，并执行诸如并行-串行转换、压缩、编码、加法、平均和间歇操作等数字信号处理。信号处理部16
将所生成的图像数据作为cmos图像传感器1的输出信号输出到后级的装置。
[0073]
时序控制部17生成各种时序信号、时钟信号和控制信号等，并且基于这些生成的信号对行选择部12、恒流源部13、模数转换部14、水平传输扫描部15和信号处理部16等执行驱动控制。
[0074]
[像素的电路构造示例]
[0075]
图2是示出了像素2的电路构造的示例的电路图。像素2具有例如作为光电转换部的光电二极管21，该光电转换部为光接收部。除了光电二极管21之外，像素2的像素构造还包括传输晶体管22、复位晶体管23、放大晶体管24和选择晶体管25。
[0076]
作为传输晶体管22、复位晶体管23、放大晶体管24和选择晶体管25这四个晶体管，例如，使用n沟道mos型场效应晶体管(fet：field effect transistor)。通过仅用n沟道晶体管构成像素2，可以优化面积效率和工序减少的角度。然而，在此例示的四个晶体管22至25的导电类型的组合仅是示例，并且组合不限于此。
[0077]
对于像素2，如上述的控制线31，多条控制线共同布线到同一像素行中的每个像素2。所述多条控制线以像素行为单位连接至行选择部12的与每个像素行对应的输出端子。行选择部12将传输信号trg、复位信号rst和选择信号sel适当地输出到多条控制线。
[0078]
光电二极管21具有与低电位侧电源(例如，接地)连接的阳极电极，将接收到的光光电转换为电荷量与接收到的光的光量对应的光电荷(在此为光电子)，并且累积光电荷。光电二极管21的阴极电极经由传输晶体管22电气连接至放大晶体管24的栅极电极。在此，与放大晶体管24的栅极电极电气连接的区域是浮动扩散部(浮动扩散区域/杂质扩散区域)fd。浮动扩散部fd是将电荷转换为电压的电荷电压转换部。
[0079]
从行选择部12向传输晶体管22的栅极电极供给高电平(例如，v
dd
电平)变为有效的传输信号trg。当传输晶体管22响应于传输信号trg而导通时，传输晶体管22将在光电二极管21中光电转换并在光电二极管21中累积的光电荷传输到浮动扩散部fd。
[0080]
复位晶体管23被连接在高电位侧电源电压v
dd
的节点和浮动扩散部fd之间。从行选择部12向复位晶体管23的栅极电极供给高电平变为有效的复位信号rst。复位晶体管23响应于复位信号rst而导通，并且通过将浮动扩散部fd的电荷排出到电压v
dd
的节点来复位浮动扩散部fd。
[0081]
放大晶体管24的栅极电极被连接至浮动扩散部fd，并且放大晶体管24的漏极电极被连接至高电位侧电源电压v
dd
的节点。放大晶体管24是源极跟随器的输入部，该源极跟随器读出通过光电二极管21中的光电转换而获得的信号。也就是说，放大晶体管24的源极电极经由选择晶体管25连接至垂直信号线32。然后，放大晶体管24和与垂直信号线32的一端连接的电流源i构成源极跟随器，该源极跟随器将浮动扩散部fd的电压转换为垂直信号线32的电位。
[0082]
选择晶体管25的漏极电极被连接至放大晶体管24的源极电极，并且选择晶体管25的源极电极被连接至垂直信号线32。从行选择部12向选择晶体管25的栅极电极供给高电平变为有效的选择信号sel。选择晶体管25响应于选择信号sel而导通，由此在像素2被选定的情况下将从放大晶体管24输出的信号传输到垂直信号线32。
[0083]
需要注意，选择晶体管25还可以具有连接在高电位侧电源电压v
dd
的节点和放大晶体管24的漏极电极之间的电路构造。此外，在该示例中，作为像素2的像素电路，虽然已经以
包括传输晶体管22、复位晶体管23、放大晶体管24和选择晶体管25的4tr(即，四个晶体管(tr))构造为例进行了描述，但是构造不限于此。例如，根据需要，像素2的像素电路可以具有3tr构造，在该构造中，省略了选择晶体管25并且放大晶体管24具有选择晶体管25的功能，并且像素2的像素电路可以具有5tr以上的构造，在该构造中，增加了晶体管的数量。
[0084]
[模数转换部的构造]
[0085]
接下来，将描述列并行模数转换部14的构造示例。图3是示出了列并行模数转换部14的构造的示例的框图。本发明的cmos图像传感器1中的模数转换部14包括与垂直信号线321至32
n
中的各者对应设置的多个单斜率模数转换器的集合。在此，将以第n列的单斜率模数转换器140为例进行描述。
[0086]
单斜率模数转换器140具有包括比较器141、计数器电路142和锁存器电路143的电路构造。单斜率模数转换器140使用电压值随时间线性变化的所谓的斜坡波形(斜率波形)的参考信号。参考信号生成部19生成斜坡波形的参考信号。参考信号生成部19可以使用例如dac(digital-analog conversion，数模转换)电路构成。
[0087]
比较器141将从像素2读取的模拟像素信号用作比较输入，并且将由参考信号生成部19生成的斜坡波形的参考信号用作参考输入，并且将这两个信号进行比较。然后，例如，当参考信号大于像素信号时，比较器141的输出处于第一状态(例如，高电平)，并且当参考信号等于或小于像素信号时，比较器141的输出处于第二状态(例如，低电平)。因此，比较器141输出脉冲信号作为比较结果，该脉冲信号的脉冲宽度对应于像素信号的信号电平，具体地，对应于信号电平的大小。
[0088]
在与开始将参考信号供给到比较器141的时序相同的时序，将时钟信号clk从时序控制部17供给到计数器电路142。然后，计数器电路142通过与时钟信号clk同步地执行计数操作来测量比较器141的输出脉冲的脉宽周期，即，从比较操作开始到比较操作结束的周期。计数器电路142的计数结果(计数值)是通过将模拟像素信号数字化而获得的数字值。
[0089]
锁存器电路143保持(锁存)作为计数器电路142的计数结果的数字值。此外，锁存器电路143通过确定与信号电平的像素信号对应的d相计数值和与复位电平的像素信号对应的p相计数值之间的差来执行cds(correlated double sampling，相关双采样)，cds是噪声去除处理的示例。然后，在水平传输扫描部15的驱动下，锁存的数字值被输出到水平传输线18。
[0090]
如上所述，在包括单斜率模数转换器140的集合的列并行模数转换部14中，根据时间信息获得数字值，该时间信息是在由参考信号生成部19生成的线性变化的模拟值的参考信号和从像素2输出的模拟像素信号之间的大小关系发生变化之前获得的。需要注意，在上述示例中，虽然示出了模数转换器140相对于像素列以一对一的关系布置的模数转换部14，但是模数转换部14也可以被构造成使得模数转换器140以多个像素列为单位被布置。
[0091]
[堆叠型芯片结构]
[0092]
具有上述构造的cmos图像传感器1的芯片(半导体集成电路)结构是堆叠型芯片结构(所谓的堆叠芯片)。此外，作为像素2的结构，在形成有配线层的一侧的基板表面为前表面的情况下，可以采用从与前表面相反的后表面照射光的后表面照射型像素结构，或者可以采用从前表面侧照射光的前表面照射型像素结构。
[0093]
图4是示出了cmos图像传感器1的堆叠型芯片结构的概要的分解立体图。如图4所
示，堆叠型芯片结构具有至少两个半导体基板(即，第一半导体基板41和第二半导体基板42)堆叠的结构。在该堆叠结构中，像素阵列部11的每个像素2、控制线311至31
m
以及垂直信号线321至32
n
被形成在作为第一层的第一半导体基板41上。此外，包括行选择部12、恒流源部13、模数转换部14、水平传输扫描部15、信号处理部16、时序控制部17和参考信号生成部19等的像素控制部被形成在作为第二层的第二半导体基板42上。像素控制部是像素阵列部11的外围电路部。然后，作为第一层的第一半导体基板41和作为第二层的第二半导体基板42通过诸如tcv(through chip via，芯片贯通过孔)或cu-cu混合接合等的连接部43和44而电气连接。
[0094]
利用具有这种堆叠结构的cmos图像传感器1，作为第一层的第一半导体基板41的尺寸(面积)只要能够形成像素阵列部11即可，因此可以减小作为第一层的第一半导体基板41的尺寸(面积)，并且最终可以减小整个芯片的尺寸。此外，由于可以将适合于制造像素2的工艺应用于作为第一层的第一半导体基板41，并且可以将适合于制造像素控制部的工艺应用于作为第二层的第二半导体基板42，因此还存在如下优点：可以在制造cmos图像传感器1时优化工艺。特别地，在制造像素控制部时，可以应用先进工艺。
[0095]
需要注意，在此，虽然例示了通过堆叠第一半导体基板41和第二半导体基板42而形成的两层结构的堆叠结构，但是堆叠结构不限于两层结构，并且也可以采用三层以上的结构。于是，在三层以上的堆叠结构的情况下，包括行选择部12、恒流源部13、模数转换部14、水平传输扫描部15、信号处理部16、时序控制部17和参考信号生成部19等的像素控制部能够分散地形成在作为第二层和第二层之后的层的半导体基板上。
[0096]
顺便提及，在选择cmos图像传感器1的良品/不良品时，对诸如控制线311至31
m
和垂直信号线321至32
n
等配线是否存在开路(断线)执行检查，并且对相邻配线之间是否存在短路执行检查。在具有三维结构的堆叠芯片(堆叠型芯片结构)的情况下，通常，在晶片状态下，通过检查选择良品/不良品，在该三维结构中，形成有像素阵列部11的第一半导体基板41和形成有像素控制部的第二半导体基板42彼此接合，该晶片状态是在将第一半导体基板41和第二半导体基板42彼此接合之后的最终形状。
[0097]
堆叠芯片的堆叠方法包括将晶片彼此接合的方法(wow：wafer on wafer)和将晶片接合到无缺陷芯片的方法(cow：chip on wafer)等。在cow方法的堆叠芯片的情况下，与wow方法的堆叠芯片的情况不同，可以通过选择性地将良品和良品组合来提高成品率。
[0098]
顺便提及，在图4所示的堆叠结构的情况下，在第一半导体基板41侧上，通过优化面积效率和工序减少的角度，像素电路仅由如图2所示的n沟道晶体管构成。然后，在第二半导体基板42侧上形成作为像素阵列部11的外围电路的像素控制部。也就是说，像素控制部未安装在第一半导体基板41侧上。因此，在cow方法的堆叠芯片的情况下，难以在接合之前在作为传感器基板(像素芯片)的第一半导体基板41一侧选择良品/不良品，并且成品率改善效果受到抑制。
[0099]
如上所述，第一半导体基板41和第二半导体基板42通过诸如tcv(芯片贯通过孔)和cu-cu混合接合等的连接部43和44而电气连接，并且连接部43和44包括与控制线311至31
m
和垂直信号线321至32
n
连接的连接节点。于是，连接部43和44的连接节点的数量与像素阵列部11的像素的数量成比例，并且连接节点的数量为数万个。通过将针式接触端子安装在所有的这些连接节点上，也可以执行控制线311至31
m
和垂直信号线321至32
n
的配线的开路/短
路检查。然而，针式接触端子的尺寸比端子间距和端子数量大几十倍，并且就面积而言，将针式接触端子安装在所有的连接节点上是不现实的。
[0100]
<实施例的描述>
[0101]
在近年来的堆叠结构的摄像元件中，为了增加像素数量和速度，与像素单体相比，控制线311至31
m
和垂直信号线321至32
n
的配线以及连接部43和44的连接节点的不良率趋于变高。因此，在本发明的实施例中，在作为形成有像素阵列部11的传感器基板的第一半导体基板41中，主要侧重于仅检查配线层，并增加最少数量的电路，使得可以用少量的针式接触端子来检查配线是否存在开路/短路。下面将参照图5描述根据本发明的实施例的第一半导体基板41的具体构造。
[0102]
在作为第一基板的第一半导体基板41上，第一配线被形成为对应于第一像素行或第一像素列，并且第二配线被形成为对应于第二像素行或第二像素列。在此，对应于像素行形成的第一配线是指对应于第1个像素行形成的控制线311，并且对应于像素行形成的第二配线是指对应于第m个像素行形成的控制线31
m
。于是，在第一配线和第二配线之间存在多条配线，即，控制线312至控制线31
m-1
。
[0103]
此外，对应于像素列形成的第一配线是指对应于第1个像素列形成的垂直信号线321，并且对应于像素列形成的第二配线是指对应于第n个像素列形成的垂直信号线32
n
。于是，在第一配线和第二配线之间存在多条配线，即，垂直信号线322至垂直信号线32
n-1
。
[0104]
如参照图4所述，第一半导体基板41具有连接部43(43a和43b)和44(44a和44b)，连接部43和44连接形成在第一半导体基板41上的配线(控制线311至31
m
和垂直信号线321至32
n
)和形成在作为第二基板的第二半导体基板42上的像素控制部。第一半导体基板41还设置有开关部45a和45b、开关部46a和46b、第一电极47a和48a以及第二电极47b和48b。第一电极47a和48a以及第二电极47b和48b是在晶片状态下用于检查的针式接触端子。
[0105]
开关部45a和45b控制作为第一配线的控制线311和作为第二配线的控制线31
m
之间的连接。开关部46a和46b控制作为第一配线的垂直信号线321和作为第二配线的垂直信号线32
n
之间的连接。第一电极47a经由开关部45a连接至控制线311。第二电极47b经由开关部45b连接至控制线31
m
。第一电极48a经由开关部46a连接至垂直信号线321。第二电极48b经由开关部46b连接至垂直信号线32
n
。第一电极47a和48a以及第二电极47b和48b为针式接触端子。
[0106]
如上所述，根据本实施例，在具有三维堆叠结构的cmos图像传感器1中，增加最少数量的开关部45a和45b、开关部46a和46b、第一电极47a和48a以及第二电极47b和48b的电路，从而可以实现配线是否存在开路/短路的检查。结果，既可以抑制芯片面积的增大，又可以提高成品率。
[0107]
将描述通过增加最少数量的开关部45a和45b、开关部46a和46b、第一电极47a和48a以及第二电极47b和48b的电路来实现配线的开路/短路检查的本实施例的具体示例。
[0108]
下面将描述用于检查控制线311至31
m
是否存在开路/短路的开关部45a和45b、第一电极47a和第二电极47b。
[0109]
[第一实施例]
[0110]
第一实施例是用于检查控制线311至31
m
是否存在开路(断线)的开关部45a和45b的电路示例。图6示出了根据第一实施例的开关部45a和45b的电路示例。
[0111]
连接部43a和43b分别包括数量与像素阵列部11的行数对应的连接节点n
1a
至n
ma
和n
1b
至n
mb
。然后，控制线311至31
m
的两端被连接至这些连接节点n
1a
至n
ma
和n
1b
至n
mb
。
[0112]
开关部45a和45b分别包括数量与像素阵列部11的行数对应的开关元件sw
1a
至sw
ma
和sw
1b
至sw
mb
。在控制线311至31
m
的开路检查(测试)期间，开关部45a和45b使开关元件sw
1a
至sw
ma
和sw
1b
至sw
mb
导通(闭合)，从而形成了如下所述的控制线311至31
m
串联连接的菊花链。
[0113]
在开关部45a中，第一行的开关元件sw
1a
的一端被连接至第一电极47a。各行的开关元件sw
1a
至sw
ma
的另一端被连接至连接部43a的连接节点n
1a
至n
ma
。然后，第二行的开关元件sw
2a
的一端与第三行的开关元件sw
3a
的一端共同连接，并且第四行的开关元件sw
4a
的一端与第五行的开关元件sw
5a
的一端共同连接。此后，类似地，开关元件的一端每两行就共同连接，最后，第m-1行的开关元件sw
m-1a
的一端与第m行的开关元件sw
ma
的一端共同连接。
[0114]
在开关部45b中，各行的开关元件sw
1b
至sw
mb
的一端分别被连接至连接部43b的连接节点n
1b
至n
mb
。然后，第一行的开关元件sw
1b
的另一端与第二行的开关元件sw
2b
的另一端共同连接，并且第三行的开关元件sw
3b
的另一端与第四行的开关元件sw
4b
的另一端共同连接。此后，类似地，开关元件的另一端每两行就共同连接，最后，第m-2行的开关元件sw
m-2a
的另一端与第m-1行的开关元件sw
m-1a
的另一端共同连接。然后，第m行的开关元件sw
mb
的另一端被连接至第二电极47b。
[0115]
如上所述，在第一实施例中，在开关部45a和开关部45b的开关元件的作用下，形成了一个菊花链，在该菊花链中，控制线311至31
m
被串联连接在第一电极47a和第二电极47b之间。如上所述，通过将控制线311至31
m
连接成菊花链，可以使用少量的第一电极47a和第二电极47b的针式接触端子来执行多条配线(控制线311至31
m
)的开路检查(测试)。
[0116]
图7示出了执行一个菊花链的开路测试的电路示例。将两个测量探头51和52用于一个菊花链的开路测试。然后，将测量电路53连接在测量探头51和52之间，并且测量探头51和52与作为针式接触端子的第一电极47a和第二电极47b接触，从而能够执行一个菊花链的开路测试。连接在测量探头51和52之间的测量电路53可以具有例如直流电源531、电阻元件532和电流表533串联连接的电路构造。
[0117]
在上述的第一实施例中，以第一电极47a、第二电极47b和用于检查控制线311至31
m
是否存在开路的开关部45a和45b为例进行了描述。第一电极48a、第二电极48b和用于检查垂直信号线321至32
n
是否存在开路的开关部46a和46b也是类似的。
[0118]
此外，在上述的第一实施例的构造中，检查控制线311至31
m
和垂直信号线321至32
n
这两者是否存在开路。然而，可以采用如下构造：其中，检查控制线311至31
m
和垂直信号线321至32
n
中的任一者是否存在开路。
[0119]
[第二实施例]
[0120]
第二实施例是用于检查控制线311至31
m
是否存在开路(断线)和相邻配线之间是否存在短路的开关部45a和45b的电路示例。图8示出了根据第二实施例的开关部45a和45b的电路示例。
[0121]
在第二实施例的情况下，为了实现相邻配线之间的短路测试，设置两个第一电极47a和两个第二电极47b(第一电极47a
_1
和47a
_2
以及第二电极47b
_1
和47b
_2
)。
[0122]
在开关部45a中，第一行的开关元件sw
1a
的一端和第二行的开关元件sw
2a
的一端分别被连接至第一电极47a
_1
和47a
_2
。各行的开关元件sw
1a
至sw
ma
的另一端被连接至连接部43a
的连接节点n
1a
至n
ma
。然后，第三行的开关元件sw
3a
的一端与第五行的开关元件sw
5a
的一端共同连接，并且第四行的开关元件sw
4a
的一端与第六行的开关元件sw
6a
的一端共同连接。此后，类似地，开关元件的一端以隔着一行的每两行为单位共同连接，最后，第m-2行的开关元件sw
m-2a
的一端与第m行的开关元件sw
ma
的一端共同连接。
[0123]
在开关部45b中，各行的开关元件sw
1b
至sw
mb
的一端分别被连接至连接部43b的连接节点n
1b
至n
mb
。然后，第一行的开关元件sw
1b
的另一端与第三行的开关元件sw
3b
的另一端共同连接，并且第二行的开关元件sw
2b
的另一端与第四行的开关元件sw
4b
的另一端共同连接。此后，类似地，开关元件的一端以隔着一行的每两行为单位共同连接。然后，第m-1行的开关元件sw
m-1a
的另一端和第m行的开关元件sw
mb
的另一端分别被连接至第二电极47b
_1
和47b
_2
。
[0124]
如上所述，在第二实施例中，在开关部45a和开关部45b的开关元件的作用下，形成了如下的两个菊花链：其中，针对每个奇数行和每个偶数行(即，每隔一行)，控制线311至31
m
被串联连接在第一电极47a
_1
和第二电极47b
_1
之间，并且被串联连接在第一电极47a
_2
和第二电极47b
_2
之间。如上所述，通过将控制线311至31
m
每隔一行地连接成菊花链，可以使用少量的第一电极47a
_1
和47a
_2
以及第二电极47b
_1
和47b
_2
的针式接触端子来执行多条配线(控制线311至31
m
)的开路测试。
[0125]
图9示出了执行两个菊花链的开路测试的电路示例。将四个测量探头51
_1
、51
_2
、52
_1
和52
_2
用于两个菊花链的开路测试。然后，将测量电路53
_1
连接在测量探头51
_1
和52
_1
之间，将测量电路53
_2
连接在测量探头51
_2
和52
_2
之间，并且测量探头51
_1
、51
_2
、52
_1
和52
_2
与第一电极47a
_1
和47a
_2
以及第二电极47b
_1
和47b
_2
接触，从而能够执行两个菊花链的开路测试。测量电路53
_1
和53
_2
可以以与第一实施例类似的方式被构造。
[0126]
此外，在第二实施例中，除了开路测试之外，还能够对控制线311至31
m
执行相邻配线(控制线)之间是否存在短路的检查(测试)。通过在两个菊花链之间施加预定电压时检查在两个(两个系统的)菊花链之间是否有电流流动，能够执行相邻配线之间的短路测试。
[0127]
图10示出了用于执行相邻配线之间的短路测试的电路示例。例如，第一电极47a
_1
和第二电极47b
_1
经由测量探头51
_2
和测量探头52
_2
连接至作为参考电位的地面(接地)。然后，将直流电源531和电流表533串联连接在测量探头51
_1
和地面之间，并且测量探头51
_1
与第一电极47a
_1
接触。因此，通过在两个菊花链之间施加预定电压并检查在两个菊花链之间是否有电流流动，可以执行相邻配线之间是否存在短路的检查。
[0128]
在上述的第二实施例中，以第一电极47a、第二电极47b和用于执行控制线311至31
m
的开路/短路测试的开关部45a和45b为例进行了描述。第一电极48a、第二电极48b和用于执行垂直信号线321至32
n
的开路/短路测试的开关部46a和46b也是类似的。
[0129]
此外，在上述的第二实施例的构造中，对控制线311至31
m
和垂直信号线321至32
n
这两者进行开路/短路测试。然而，可以采用如下构造：其中，对控制线311至31
m
和垂直信号线321至32
n
中的任一者进行开路/短路测试。
[0130]
[第三实施例]
[0131]
第三实施例是具有配线开路/短路测试功能的摄像元件晶片的示例。图11示出了根据第三实施例的摄像元件晶片的主要部分的截面。根据第三实施例的摄像元件晶片60具有三维结构，在该结构中，作为形成有像素阵列部11的传感器基板的第一半导体基板41和作为形成有像素阵列部11的外围电路部的电路基板的第二半导体基板42以堆叠状态彼此
接合。
[0132]
当在平面图中观察时，根据第三实施例的摄像元件晶片60包括芯片区域61和pad区域62。然后，芯片区域61包括像素区域63和外围区域64。
[0133]
在第一半导体基板41的与光接收表面a相反的表面上(即，在第二半导体基板42侧的表面上)设置有配线层71和覆盖配线层71的保护膜72。另一方面，在第二半导体基板42的前表面侧上(即，在第一半导体基板41侧的表面上)设置有配线层73和覆盖配线层73的保护膜74。此外，在第二半导体基板42的后表面侧上设置有保护膜75。第一半导体基板41和第二半导体基板42在保护膜72和保护膜74之间彼此接合。
[0134]
在第一半导体基板41的后表面侧上(即，在光接收表面a上)设置有防反射膜81、界面状态抑制膜(interface state suppressing film)82、蚀刻停止膜83、配线槽形成膜84、配线85、盖膜86和遮光膜87。然后，在遮光膜87上依次堆叠有透明保护膜88、滤色器89和片上透镜90。
[0135]
在具有上述层结构的摄像元件晶片60中，pad区域62中的配线层73设置有器件端子55，并且器件端子55被连接至从芯片区域61中的配线层73延伸的驱动电路的嵌入式配线97。此外，pad区域62设置有向光接收表面a侧开口的开口部62a，并且开口部62a被形成为暴露器件端子55的贯通孔。
[0136]
接下来，在具有上述构造的摄像元件晶片60中，将依次描述第一半导体基板41的各层的构造、第二半导体基板42的各层的构造和光接收表面a上的各层的构造的细节。
[0137]
(第一半导体基板/传感器基板)
[0138]
第一半导体基板41例如是将单晶硅基板薄膜化后的基板。在第一半导体基板41的每个芯片区域61的像素区域63中，多个光电二极管(光电转换部)21沿着光接收表面a排列。光电二极管21具有例如n型扩散层和p型扩散层的堆叠结构。需要注意，光电二极管21是针对每个像素设置的，并且图11示出了一个像素的截面结构。
[0139]
此外，在第一半导体基板41的芯片区域61中，在与光接收表面a相反的表面侧上，设置有包括n+型杂质层的浮动扩散部fd、晶体管tr的源极/漏极区域65以及其他杂质层(在此未示出)和元件隔离区域66等。
[0140]
此外，在第一半导体基板41的芯片区域61中，在像素区域63外侧的外围区域64中设置有贯穿第一半导体基板41的贯通过孔67。贯通过孔67包括导电材料，导电材料隔着隔离绝缘膜68被嵌入在穿过第一半导体基板41形成的连接孔中。
[0141]
在设置于第一半导体基板41的表面上的配线层71的芯片区域61中，传输栅级tg、晶体管tr的栅极电极69和其他电极(在此未示出)隔着栅极绝缘膜(在此未示出)被设置在与第一半导体基板41的界面侧上。在此，传输栅极tg对应于图2的像素电路中的传输晶体管22的栅极电极，并且晶体管tr对应于另一晶体管。
[0142]
传输栅极tg和栅极电极69被层间绝缘膜76覆盖，并且在设置于层间绝缘膜76中的凹槽图案中，包括例如铜(cu)的嵌入式配线77被设置为多层配线。这些嵌入式配线77通过过孔彼此连接，并且一部分嵌入式配线77被连接至源极/漏极区域66、传输栅极tg，并且被进一步连接至栅极电极69。此外，嵌入式配线77也被连接至设置在第一半导体基板41中的贯通过孔67，并且像素电路由晶体管tr和嵌入式配线77等构成。
[0143]
具有绝缘性的保护膜72被设置在形成有如上所述的嵌入式配线77的层间绝缘膜
76上。然后，在保护膜72的表面上，将作为传感器基板的第一半导体基板41接合并堆叠在作为电路基板的第二半导体基板42上。
[0144]
(第二半导体基板/电路基板)
[0145]
第二半导体基板42例如是将单晶硅基板薄膜化后的基板。在第二半导体基板42的芯片区域61中，在第一半导体基板41侧的表面层上，设置有晶体管tr的源极/漏极区域91以及杂质层(在此未示出)和元件隔离区域92等。
[0146]
在设置于第二半导体基板42的表面上的配线层73的芯片区域61中，栅极电极95和其他电极(在此未示出)隔着栅级绝缘膜(在此未示出)被设置在与第二半导体基板42的界面侧上。这些栅极电极95和其他电极被层间绝缘膜78覆盖，并且在设置于层间绝缘膜78中的凹槽图案中，包括例如铜(cu)的嵌入式配线97被设置为多层配线。这些嵌入式配线97通过过孔彼此连接，并且一部分嵌入式配线97被连接至源极/漏极区域91和栅极电极95。
[0147]
此外，在多层配线的第二半导体基板42侧设置有铝配线98。铝配线98通过过孔被连接至嵌入式配线97，并且铝配线98被层间绝缘膜78覆盖。层间绝缘膜78的表面具有对应于铝配线98的凹凸形状，平坦化膜79被设置成覆盖该凹凸表面，并且平坦化膜79的表面为平坦表面。
[0148]
具有绝缘性的保护膜74被设置在如上所述的平坦化膜79上，并且在保护膜74的表面上，将作为电路基板的第二半导体基板42接合并堆叠在作为传感器基板的第一半导体基板41上。此外，在第二半导体基板42中，覆盖第二半导体基板42的保护膜75被设置在与设置有配线层73的前表面侧相反的后表面侧上。
[0149]
(光接收表面a上的层等)
[0150]
随后，将描述光接收表面a上的各层，即，防反射膜81、界面状态抑制膜82、蚀刻停止膜83、配线槽形成膜84、配线85、盖膜86、遮光膜87、透明保护膜88、滤色器89和片上透镜90等。
[0151]
在芯片区域61的外围区域64中，在第一半导体基板41的光接收表面a上，防反射膜81、界面状态抑制膜82、蚀刻停止膜83和配线槽形成膜84从光接收表面a侧依次被设置。此外，配线85被设置在配线槽形成膜84中，并且盖膜86被设置成覆盖配线85。
[0152]
在芯片区域61的像素区域63中，防反射膜81、界面状态抑制膜82和遮光膜87被设置在第一半导体基板41的光接收表面a上。在pad区域62中，防反射膜81和界面状态抑制膜82被设置在第一半导体基板41的光接收表面a上。
[0153]
如下所述的材料可以用作具有上述构造的各层中的各层材料。防反射膜81使用折射率比氧化硅的折射率高的绝缘材料制成，该绝缘材料诸如是氧化铪(hfo2)、氧化钽(ta2o5)或氮化硅等。界面状态抑制膜82使用例如氧化硅(sio2)制成。蚀刻停止膜83使用相对于作为上层的配线槽形成膜84的材料具有低蚀刻选择比的材料制成，并且蚀刻停止膜83使用例如氮化硅(sin)制成。配线槽形成膜84使用例如氧化硅(sio2)构成。盖膜86使用例如氮化硅(sin)构成。
[0154]-配线85
[0155]
在芯片区域61的外围区域64中的光接收表面a上，配线85被设置为嵌入在配线槽形成膜84中的嵌入式配线。配线85与贯通过孔67一体形成并且连接贯通过孔67。配线85的上部被盖膜86覆盖。
[0156]-贯通过孔67
[0157]
贯通过孔67被设置成如下状态：在芯片区域61的外围区域64中，从光接收表面a上的配线85贯穿至蚀刻停止膜83、界面状态抑制膜82和防反射膜81，并且进一步贯穿至第一半导体基板41以到达配线层71。多个贯通过孔67被设置，并且被连接至第一半导体基板41的嵌入式配线77和第二半导体基板42的铝配线98或嵌入式配线97。
[0158]
配线85和贯通过孔67是通过借助配线槽和隔离绝缘膜68将铜(cu)嵌入在配线槽和连接孔中而一体形成的，配线槽被形成在配线槽形成膜84中，隔离绝缘膜68连续覆盖位于配线槽的底部处的连接孔的内壁。在此，配线槽的一部分对应于配线85，并且连接孔的一部分对应于贯通过孔67。此外，隔离绝缘膜68使用诸如氮化硅(sin)等具有防止铜(cu)扩散功能的材料构成。
[0159]
如上所述，通过将贯通过孔67和配线85连接，第一半导体基板41的嵌入式配线77和第二半导体基板42的铝配线98或嵌入式配线97电气连接，贯通过孔67被连接至嵌入式配线77和铝配线98或嵌入式配线97。也就是说，通过将贯通过孔67和配线85连接，第一半导体基板41的驱动电路和第二半导体基板42的驱动电路连接。
[0160]-遮光膜87
[0161]
在芯片区域61的像素区域63中，遮光膜87被设置在光接收表面a上的界面状态抑制膜82上方，并且遮光膜87具有对应于光电二极管(光电转换部)21的多个光接收开口部87a。这种遮光膜87使用诸如铝(al)或钨(w)等具有优异的遮光性的导电材料构成，并且在开口部87b中，以相对于第一半导体基板41接地的状态被设置。
[0162]-透明保护膜88
[0163]
透明保护膜88以覆盖光接收表面a上的盖膜86和遮光膜87的状态被设置在芯片区域61和pad区域62中。透明保护膜88由绝缘材料制成，并且使用例如丙烯酸树脂构成。
[0164]-滤色器89和片上透镜90
[0165]
在芯片区域61的像素区域63中，与每个光电二极管21对应的滤色器89和片上透镜90被设置在透明保护膜88上。滤色器89包括对应于光电二极管21的颜色。每种颜色的滤色器89的阵列没有特别限制。片上透镜90将入射光聚焦在每个光电二极管21上。另一方面，在芯片区域61的外围区域64和pad区域62中，与片上透镜90一体的片上透镜膜90a被设置在透明保护膜88上。
[0166]
在具有上述结构的摄像元件晶片60中，以贯穿第一半导体基板41并到达配线层71、而且与嵌入式配线77连接的状态设置的贯通过孔67对应于例如图6所示的连接部43a和43b的连接节点n
1a
至n
ma
和n
1b
至n
mb
。于是，开关部45a和45b的开关元件sw
1a
至sw
ma
和sw
1b
至sw
mb
经由嵌入式配线77连接至贯通过孔67。
[0167]
根据第三实施例的摄像元件晶片60采用如下构造：其中，例如，晶体管20被用作图6中的开关部45a和45b的开关元件sw
1a
至sw
ma
和sw
1b
至sw
mb
。从工艺的角度来看，与不同导电类型的晶体管相比，更优选使用导电类型与构成像素2的晶体管(图2的传输晶体管22、复位晶体管23、放大晶体管24和选择晶体管25)相同的晶体管(在图2的情况下，n沟道晶体管)作为晶体管20。
[0168]
用作开关元件的晶体管20的源极/漏极区域201被设置在第一半导体基板41的芯片区域61中的与光接收表面a相反的表面侧上。其他杂质层(在此未示出)和元件隔离区域
202等也是类似的。此外，在设置于第一半导体基板41的表面上的配线层71的芯片区域61中，晶体管20的栅极电极203隔着栅级绝缘膜(在此未示出)被设置在与第一半导体基板41的界面侧上。
[0169]
此外，在第一半导体基板41的芯片区域61中，测量焊盘26被设置在与覆盖配线层71的保护膜72相同的层中。测量焊盘26是与图6的第一电极47a和第二电极47b以及图8的第一电极47a
_1
和47a
_2
及第二电极47b
_1
和47b
_2
对应的电极焊盘。测量焊盘26是在将第一半导体基板41和第二半导体基板42彼此接合之前用于对第一半导体基板41侧的配线进行开路/短路检查的针式接触端子。
[0170]
<变形例>
[0171]
尽管以上已经基于优选实施例描述了本发明的技术，但是本发明的技术不限于实施例。在以上每个实施例中描述的摄像元件的构造和结构是说明性的，并且可以适当地进行改变。
[0172]
[第一变形例]
[0173]
在上述实施例中，已经以检查配线(控制线311至31
m
/垂直信号线321至32
n
)是否存在开路/短路的情况为例进行了描述。然而，检查并不限于是否存在开路/短路的检查。例如，通过检测配线(控制线311至31
m
/垂直信号线321至32
n
)和参考电位之间的短路，能够执行构成像素2的晶体管的质量(氧化膜是否破裂)的检查。
[0174]
[第二变形例]
[0175]
此外，在上述实施例中，图示了如下构造：其中，开关部45a和45b以及开关部46a和46b被布置在连接部43和44外侧(像素阵列部11的相反侧)(参见图5)，但是并不限于该构造。也就是说，如图12所示，可以采用如下构造：其中，开关部45a和45b以及开关部46a和46b被布置成比连接部43和44更靠近像素阵列部11侧。
[0176]
[第三变形例]
[0177]
此外，在上述实施例中，以本发明的技术应用于cmos图像传感器的情况为例进行了描述，但是本发明的技术不限于cmos图像传感器的应用，并且本发明的技术能够应用于其中像素2以矩阵形式二维地布置的所有x-y地址型摄像元件。
[0178]
[第四变形例]
[0179]
此外，在上述实施例中，例示了具有如下构造的摄像元件：其中，光接收部(光电转换部)和像素电路都被形成在作为第一基板的第一半导体基板41上。然而，在使用化合物的光接收元件的情况下，仅光接收部在某些情况下被形成在另一基板上。在这种情况下，像素电路(或其一部分)被形成在第一半导体基板41上，并且该像素电路通过cu-cu混合接合等被电气连接至另一基板的光接收部。
[0180]
<应用示例>
[0181]
如图13所示，上述的根据本实施例的cmos图像传感器1可以用于例如对诸如可见光、红外光、紫外光或x射线等光进行感测的各种装置。下面列出了各种装置的具体示例。
[0182]-拍摄鉴赏用图像的装置，诸如数码相机和具有相机功能的便携式装置等
[0183]-交通用装置，诸如：为了诸如自动停车等的安全驾驶和驾驶员状况的识别等，用于拍摄汽车的前方、后方、四周或车内等的车载传感器；用于监视行驶车辆和道路的监控相机；以及用于测量车辆等之间的距离的测距传感器
[0184]-诸如tv、冰箱和空调等家用电器用的装置，以拍摄用户的手势并根据该手势来执行设备操作
[0185]-医疗和保健用装置，诸如内窥镜或通过接收红外光来执行血管造影的装置等
[0186]-安保用装置，诸如用于预防犯罪的监控相机和用于个人身份认证的相机等
[0187]-美容护理用装置，诸如用于拍摄皮肤的皮肤测量仪和用于拍摄头皮的显微镜等
[0188]-运动用装置，诸如用于运动应用的运动相机或可穿戴式相机等
[0189]-农业用装置，诸如用于监视田地和农作物状况的相机等
[0190]
<本发明的电子设备>
[0191]
根据本发明的技术可以应用于各种产品。在此，将描述如下情况：其中，根据本发明的技术被应用于诸如数码相机或摄像机等摄像装置、诸如移动电话等具有摄像功能的移动终端装置或诸如在图像读取部中使用摄像元件的打印机等的电子设备。
[0192]
[摄像装置]
[0193]
图14是示出了作为本发明的电子设备的示例的摄像装置的构造的框图。如图14所示，根据本示例的摄像装置100包括具有透镜组等的摄像光学系统101、摄像部102、dsp(digital signal processor，数字信号处理器)电路103、帧存储器104、显示装置105、记录装置106、操作系统107和电源系统108等。然后，dsp电路103、帧存储器104、显示装置105、记录装置106、操作系统107和电源系统108经由总线109而彼此连接。
[0194]
摄像光学系统101获取来自被摄体的入射光(图像光)，并在摄像部102的摄像表面上形成图像。摄像部102将由光学系统101在摄像表面上形成为图像的入射光的光量以像素为单位转换为电信号，并输出该电信号作为像素信号。例如，dsp电路103执行诸如白平衡处理、去马赛克处理和伽马校正处理等一般相机信号处理。
[0195]
帧存储器104用于适当地存储在dsp电路103的信号处理过程中的数据。显示装置105包括诸如液晶显示装置或有机el(electro luminescence，电致发光)显示装置等的面板型显示装置，并且显示由摄像部102获取的运动图像或静止图像。记录装置106将由摄像部102获取的运动图像或静止图像记录在诸如便携式半导体存储器、光盘或hdd(hard disk drive，硬盘驱动器)等记录介质上。
[0196]
操作系统107在用户的操作下发出针对摄像装置100的各种功能的操作命令。电源系统108将用作dsp电路103、帧存储器104、显示装置105、记录装置106和操作系统107的操作电源的各种电源适当地供给到这些供给目标。
[0197]
在具有上述构造的摄像装置100中，根据上述实施例的cmos图像传感器1能够被用作摄像部102。根据cmos图像传感器1，可以用最少数量的附加电路来执行针对每个像素行或每个像素列形成的配线的检查，从而能够抑制芯片面积的增大。因此，将根据上述实施例的cmos图像传感器1用作摄像部102能够有助于抑制摄像装置100的尺寸增大。
[0198]
<本发明能够采用的构造>
[0199]
本发明还能够采用以下构造。
[0200]
<<a.摄像元件>>
[0201]
[a-1]一种摄像元件，其包括：
[0202]
第一基板，在所述第一基板上形成有像素电路，所述像素电路被连接至光接收部；和第二基板，在所述第二基板上形成有像素控制部，所述像素控制部控制所述像素电路，所
述第一基板和所述第二基板被堆叠，
[0203]
其中，所述第一基板包括：
[0204]
第一配线，所述第一配线被形成为对应于第一像素行或第一像素列，
[0205]
第二配线，所述第二配线被形成为对应于第二像素行或第二像素列，
[0206]
第一连接部，所述第一连接部将所述第一配线和所述像素控制部连接，
[0207]
第二连接部，所述第二连接部将所述第二配线和所述像素控制部连接，
[0208]
开关部，所述开关部控制所述第一配线和所述第二配线之间的连接，
[0209]
第一电极，所述第一电极经由所述开关部连接至所述第一配线，以及
[0210]
第二电极，所述第二电极经由所述开关部连接至所述第二配线。
[0211]
[a-2]根据上述[a-1]所述的摄像元件，其中
[0212]
所述第一配线和所述第二配线是针对矩阵状的像素布置的每个像素行、每个像素列、或每个像素行和每个像素列设置的。
[0213]
[a-3]根据上述[a-2]所述的摄像元件，其中
[0214]
所述开关部将所述第一配线和所述第二配线串联连接在所述第一电极和所述第二电极之间。
[0215]
[a-4]根据上述[a-3]所述的摄像元件，其中
[0216]
在所述第一配线和所述第二配线之间存在多条配线，并且
[0217]
所述开关部将所述第一配线、所述多条配线和所述第二配线串联连接在所述第一电极和所述第二电极之间。
[0218]
[a-5]根据上述[a-4]所述的摄像元件，其中
[0219]
在所述第一电极和所述第二电极之间，能够执行所述第一配线、所述多条配线和所述第二配线是否存在断线的检查。
[0220]
[a-6]根据上述[a-4]所述的摄像元件，其中
[0221]
在所述第一电极和所述第二电极之间，能够对像素中包括的晶体管的质量执行检查。
[0222]
[a-7]根据上述[a-4]所述的摄像元件，其中
[0223]
设置有两个所述第一电极和两个所述第二电极，并且
[0224]
所述开关部将所述第一配线、所述多条配线和所述第二配线之中的奇数行/奇数列的配线串联连接在所述第一电极中的一者和所述第二电极中的一者之间，并且将所述第一配线、所述多条配线和所述第二配线之中的偶数行/偶数列的配线串联连接在所述第一电极中的另一者和所述第二电极中的另一者之间。
[0225]
[a-8]根据上述[a-7]所述的摄像元件，其中
[0226]
在所述第一电极中的所述一者和所述第二电极中的所述一者之间，能够执行所述奇数行/奇数列的所述配线是否存在断线的检查，并且
[0227]
在所述第一电极中的所述另一者和所述第二电极中的所述另一者之间，能够执行所述偶数行/偶数列的所述配线是否存在断线的检查。
[0228]
[a-9]根据上述[a-7]所述的摄像元件，其中
[0229]
通过检查在所述奇数行/奇数列的串联连接的所述配线和所述偶数行/偶数列的串联连接的所述配线之间是否有电流流动，能够执行相邻配线之间是否存在短路的检查。
[0230]
[a-10]根据上述[a-1]至上述[a-9]所述的摄像元件，其中
[0231]
所述开关部中包括的开关元件包括晶体管，所述晶体管的导电类型与像素中包括的晶体管的导电类型相同。
[0232]
<<b.电子设备>>
[0233]
[b-1]一种包括摄像元件的电子设备，所述摄像元件包括：
[0234]
第一基板，在所述第一基板上形成有像素电路，所述像素电路被连接至光接收部；和第二基板，在所述第二基板上形成有像素控制部，所述像素控制部控制所述像素电路，所述第一基板和所述第二基板被堆叠，
[0235]
其中，所述第一基板包括：
[0236]
第一配线，所述第一配线被形成为对应于第一像素行或第一像素列，
[0237]
第二配线，所述第二配线被形成为对应于第二像素行或第二像素列，
[0238]
第一连接部，所述第一连接部将所述第一配线和所述像素控制部连接，
[0239]
第二连接部，所述第二连接部将所述第二配线和所述像素控制部连接，
[0240]
开关部，所述开关部控制所述第一配线和所述第二配线之间的连接，
[0241]
第一电极，所述第一电极经由所述开关部连接至所述第一配线，以及
[0242]
第二电极，所述第二电极经由所述开关部连接至所述第二配线。
[0243]
[b-2]根据上述[b-1]所述的电子设备，其中
[0244]
所述第一配线和所述第二配线是针对矩阵状的像素布置的每个像素行、每个像素列、或每个像素行和每个像素列设置的。
[0245]
[b-3]根据上述[b-2]所述的电子设备，其中
[0246]
所述开关部将所述第一配线和所述第二配线串联连接在所述第一电极和所述第二电极之间。
[0247]
[b-4]根据上述[b-3]所述的电子设备，其中
[0248]
在所述第一配线和所述第二配线之间存在多条配线，并且
[0249]
所述开关部将所述第一配线、所述多条配线和所述第二配线串联连接在所述第一电极和所述第二电极之间。
[0250]
[b-5]根据上述[b-4]所述的电子设备，其中
[0251]
在所述第一电极和所述第二电极之间，能够执行所述第一配线、所述多条配线和所述第二配线是否存在断线的检查。
[0252]
[b-6]根据上述[b-4]所述的电子设备，其中
[0253]
在所述第一电极和所述第二电极之间，能够对像素中包括的晶体管的质量执行检查。
[0254]
[b-7]根据上述[b-4]所述的电子设备，其中
[0255]
设置有两个所述第一电极和两个所述第二电极，并且
[0256]
所述开关部将所述第一配线、所述多条配线和所述第二配线之中的奇数行/奇数列的配线串联连接在所述第一电极中的一者和所述第二电极中的一者之间，并且将所述第一配线、所述多条配线和所述第二配线之中的偶数行/偶数列的配线串联连接在所述第一电极中的另一者和所述第二电极中的另一者之间。
[0257]
[b-8]根据上述[b-7]所述的电子设备，其中
[0258]
在所述第一电极中的所述一者和所述第二电极中的所述一者之间，能够执行所述奇数行/奇数列的所述配线是否存在断线的检查，并且
[0259]
在所述第一电极中的所述另一者和所述第二电极中的所述另一者之间，能够执行所述偶数行/偶数列的所述配线是否存在断线的检查。
[0260]
[b-9]根据上述[b-7]所述的电子设备，其中
[0261]
通过检查在所述奇数行/奇数列的串联连接的所述配线和所述偶数行/偶数列的串联连接的所述配线之间是否有电流流动，能够执行相邻配线之间是否存在短路的检查。
[0262]
[b-10]根据上述[b-1]至上述[b-9]所述的电子设备，其中
[0263]
所述开关部中包括的开关元件包括晶体管，所述晶体管的导电类型与像素中包括的晶体管的导电类型相同。
[0264]
附图标记列表
[0265]
1 cmos图像传感器
[0266]
2 像素
[0267]
11 像素阵列部
[0268]
12 行选择部
[0269]
13 恒流源部
[0270]
14 模数转换部
[0271]
15 水平传输扫描部
[0272]
16 信号处理部
[0273]
17 时序控制部
[0274]
18 水平传输线
[0275]
19 参考信号生成部
[0276]
21 光电二极管(光电转换部)
[0277]
22 传输晶体管
[0278]
23 复位晶体管
[0279]
24 放大晶体管
[0280]
25 选择晶体管
[0281]
31 (311至31
m
)控制线
[0282]
32 (321至32
n
)垂直信号线
[0283]
41 第一半导体基板(第一基板/传感器基板)
[0284]
42 第二半导体基板(第二基板/电路基板)
[0285]
43 (43a、43b)，44(44a、44b)连接部
[0286]
45a、45b、46a、46b 开关部
[0287]
47a (47a
_1
、47a
_2
)，48a 第一电极
[0288]
47b (47b
_1
、47b
_2
)，48b 第二电极
[0289]
60 摄像元件晶片