一种多通道信道化接收机及应用系统的制作方法

本发明涉及雷达和通信领域中的软件无线电技术领域，特别涉及一种多通道信道化接收机及应用系统。

背景技术：

在现有技术中，信道均匀划分的数字化信道化接收机的结构一般有带通滤波器组结构、低通滤波器组结构、多相滤波器组结构和wola结构。其中，带通滤波器组结构和低通滤波器组结构只适合在信道数目很小时使用，当信道数目较多时，将耗费大量计算资源，能效比极低，可能无法实现。而后两种结构适合任何信道数目，能够节约大量资源，且性能不降低，通常适用于fpga实现。

目前，现有实现大信道数目数字信道化接收机的结构一般采用多相滤波器组结构和/或wola结构。当对原型滤波器要求较低时，采用这两种结构的信道化接收机可一级实现；而当对原型滤波器要求较高时，采用一级实现结构将导致滤波器阶数极大，可能无法实现，因此一般采用取多级实现的方法。目前常用的为两级实现，分级实现数字信道化接收机能有效降低滤波器的阶数，易于实现。

分级实现时，以两级实现为例，第一级信道化接收机的作用是降低采样率，第一级信道化接收机的输出信道数目决定了第二级信道化接收机的数目。例如，当第一级信道化接收机输出的信道数目是m，那么就需要m个完全相同的第二级信道化接收机，同时存在的信道化接收机的数目就是m+1个，若每一个第二级信道化接收机输出的信道数目是n，那么总的信道数目为m乘n个。在一些应用场景，总数据率(定义为第一级信道化接收机的输入数据率)要明显小于系统处理速度，若同时存在m个第二级信道化接收机将浪费芯片硬件资源，如浪费fpga内部逻辑计算资源。在目前实现方式中，一般均是同时并行实现m个第二级信道化接收机，因此，芯片硬件资源使用率并不高。例如，当信道数目为2048时，若第一级信道数目为m＝32，那么第二级信道化接收机的信道数目为n＝64，则总的要实现信道化接收机的个数为32+1。由于信道化接收机本质上是fir滤波器，因此输入输出的数据流不能中断，若第二级信道化接收机采用单通道的信道化接收机，则必须同时实现m个第二级信道化接收机，才能使得数据连续；若第一级信道化接收机输出的数据分时共享一个单通道第二级信道化接收机，则必然导致数据流中断，在要求数据流连续的场合不适用。因此，为了节约芯片资源(通常是fpga芯片)，同时又不破坏数据的连续性，需要对传统的单通道信道化接收机进行改进。

技术实现要素：

本发明旨在至少解决现有技术中存在的技术问题。为此，本发明提出一种多通道信道化接收机及应用系统。

本发明的第一方面，提供了一种多通道信道化接收机，设所述多通道信道化接收机具有n相滤波器组结构，所述多通道信道化接收机接收前一级信道化接收机中的m个输出信道的输出数据，每相滤波器组结构均输出m个输出数据，所述多通道信道化接收机最终输出m*n个信道的数据。

根据本发明的一些实施例，所述多通道信道化接收机将接收的数据以m个样点为周期交替输入至n相滤波器组结构中。

根据本发明的一些实施例，每相滤波器组结构均包括一个符号乘法器、一个fir滤波器、一个相位加权乘法器和一个dft模块；所述符号乘法器的输出数据中的每m个样点的符号变化一次；所述fir滤波器的输入延时线的抽头数目为kp/ndsp，每个抽头的延时深度为ndsp*m，输出延时线的深度为g*m+1，其中，g＝0,1,2,…,ndsp-1，kp为所述fir滤波器的阶数，ndsp为所述fir滤波器所需的dsp数目。

本发明的第二方面，提供了一种多通道信道化接收机的应用系统，具有两级以上的信道化接收机，后一级信道化接收机中具有多通道信道化接收机，所述多通道信道化接收机用于接收前一级信道化接收机的m个输出信道的输出数据，设所述多通道信道化接收机具有n相滤波器组结构，则每相滤波器组结构均输出m个输出数据，所述多通道信道化接收机最终输出m*n个信道的数据。

根据本发明的一些实施例，所述多通道信道化接收机的数量为一个或多个。

根据本发明的实施例，至少具有如下技术效果：

本发明提供的多通道信道化接收机能够应用于多级实现的信道化接收机结构中，通过设置多通道信道化接收机替代了原本接收前一级信道化接收机中输出的m个数据需要m个信道化接收机的方案，在保证接收性能的前提下能够提高芯片硬件资源的复用效率。

本发明的附加方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。

附图说明

本发明的上述和/或附加的方面和优点从结合下面附图对实施例的描述中将变得明显和容易理解，其中：

图1为本发明现有技术的两级信道化接收机的逻辑框图；

图2为本发明现有技术的第一级信道化接收机的实现结构；

图3为本发明现有技术的第一级信道化接收机的每相滤波器组结构的输出数据结构；

图4为本发明现有技术的第一级信道化接收机中符号乘法器的输出数据结构；

图5为本发明实施例提供的第一级信道化接收机和多通道信道化接收机的逻辑框图；

图6为本发明实施例提供的多通道信道化接收机的实现结构；

图7为本发明实施例提供的多通道信道化接收机的符号乘法器的输出数据结构；

图8为本发明实施例提供的多通道信道化接收机的每相滤波器组结构的输出数据结构；

图9为本发明实施例提供的多通道信道化接收机的多通道fir滤波器的结构示意图。

具体实施方式

下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能理解为对本发明的限制。

本发明的描述中，除非另有明确的限定，设置、安装、连接等词语应做广义理解，所属技术领域技术人员可以结合技术方案的具体内容合理确定上述词语在本发明中的具体含义。

参照图1至图4，对现有信道化接收机结构作简要说明，以便理解本发明的技术方案；

图1为本领域常见的两级信道化接收机的逻辑框图，包括第一级信道化接收机(设第一级信道化接收机的信道数目为m个，m是2的指数次方)和m个第二级信道化接收机(设每一个第二级信道化接收机的信道数目均为n个)。

图2为第一级信道化接收机的实现结构，其具有m相滤波器组结构，每相滤波器组结构均完全相同，相号从上自下依次为第0相、第1相至第m-1相，每相滤波器组结构均包括一个符号乘法器、一个滤波器、一个相位加权乘法器以及占用m点dft模块的一个输入和输出，图中，m为2的指数次方，n＝mm+p，p＝0,1,2,…,m-1。

图3为第一级信道化接收机的每相滤波器组结构的输出数据结构。本发明的所有数据结构均为逻辑结构，和具体实现方式无关。在图3中，符号下标表示输出信道的时间序列，上标表示信道号。对于现有单通道信道化接收机来说，输出的信道号和相号是相等的。每一相的输出，时间序列m每一个样点增加1，信道号保持不变。

图4为第一级信道化接收机中符号乘法器的输出数据结构,其中，每相中的每个样点符号变化一次。

参照图5至图9，本发明的一个实施例，提供了一种多通道信道化接收机，本实施例以两级实现信道化接收机设计为例，多通道信道化接收机为第二级信道化接收机，信道数目为n个，第一级信道化接收机的信道数目为m个，总的信道数目为m*n个。

多通道信道化接收机包括n相滤波器组结构，每相滤波器组结构均包括一个符号乘法器、一个多通道fir滤波器和一个相位加权乘法器，并占用dft模块的一个输入和输出。

多通道信道化接收机接收第一级信道化接收机输出m个信道的数据，需先将m个信道的数据进行重新组合并分配至n相滤波器组结构中，如图6和图7所示，其中，数据的下标表示时间序列，上标表示信道号。

每个信道的数据交替出现，交替过程以m个样点为周期，其中，进入第0相结构的数据为：

进入第1相结构的数据为：

依次类推进入第2相结构的数据至进入第n-1相结构的数据，其中进入第n-1相结构的数据为：

符号乘法器的输出数据的结果如图7所示，每m个样点符号变化一次。

符号乘法器的输出数据进入多通道fir滤波器，为匹配符号乘法器的输出数据，需要对多通道fir滤波器进行处理：

(1)对多通道fir滤波器的系数进行处理：

设原型低通滤波器的阶数为kt，每相多通道fir滤波器hx(m)的阶数为kp。因为原型低通滤波器的阶数kt除以信道数目n可能存在非整数的情况，所以需要先对原型低通滤波器的系数进行尾部补零，使得原型低通滤波器的阶数除以信道数目n变成整数。尾部补零后最终的原型低通滤波器的阶数k为：

其中，ceil()为向上取整函数。

(2)对硬件资源进行计算：

设芯片(如fpga)运行时钟速率为fp，则每个样本点可用的处理时钟个数fn为

其中，fs表示第一级信道化接收机的输入数据率，f0表示第一级信道化接收机每个信道的输出数据率，fix()为向下取整函数。由于每相滤波器的阶数为kp，故计算kp个滤波器的系数必须在fn个时钟周期内完成，那么，每相滤波器hx(m)需要的dsp(乘累加器)数目为ndsp：

根据ndsp将每相滤波器hx(m)的kp个滤波器的系数划分成ndsp组，每一组的系数个数为kg：

若kp<kgndsp，则表示kp不能整除ndsp，此时需反推更新kp和k的值，直到满足下式为止：

kp＝kgndsp(7)

k＝kpn(8)

k个滤波器系数是在kt个原型滤波器系数后补零的结果，即在原型滤波器后补k-kt个0。

如图9,本实施例的多通道fir滤波器的结构包括输入延时线，多路选择器，乘累加器，滤波器系数存储器，输出延时线，选通开关和输出加法器等。其中，输入延时线的输入数据来自符号乘法器的输出数据，延时线的抽头(输出节点)数目为(图9中ndsp＝2)，每个抽头的延时深度为ndsp*m，多通道fir滤波器的系数hx(m)分成ndsp＝2组，分别存储在滤波器系数存储器中。抽头输出的数据分别和ndsp组滤波器系数进行乘累加操作。输出延时线的延时深度为g*m+1，其中，g＝0,1,2,…,ndsp-1。即第一组输出延时线延时深度为1，第二组为m+1,如图9所示。

如图5，对于时间序列m为0,n,2n,…,kn,…的数据进入第n-1相多通道fir滤波器hn-1(k)中；时间序列m为1,n+1,2n+1,…,kn+1,…的数据进入第n-2相多通道fir滤波器hn-2(k)中；以此类推，最后时间序列m为n-1,n-1+n,n-1+2n,…,n-1+kn,…的数据进入第0相多通道fir滤波器h0(k)中。多通道信道化接收机输出数据的每个时间点k均对应一组m*n个样点。n点dft每次输出n个信道的数据,信道号依次为0～n-1,n～2n-1,…,mn-n～mn-1，如此循环往复。

相较于现有方法，本实施例实现了通过一个多通道信道化接收机替代原有的m个第二级信道化接收机的方案，使资源使用量最多降低m倍，同时保证了数据的连续性，而且性能不降低，具有非常高的资源效率比。

如下表1所示，提供了本实施例与现有方案的对比数据：

表1

由表1，在接收机参数一样的情况下，实现多通道信道化接收机只需64个dsp，而使用现有方案需要2048个dsp。

本发明的一个实施例，提供了一种多通道信道化接收机的应用系统，该系统内具有两级以上的信道化接收机，后一级信道化接收机中具有至少一个多通道信道化接收机，多通道信道化接收机用于接收前一级信道化接收机的m个输出信道的输出数据，设多通道信道化接收机具有n相滤波器组结构，则每相滤波器组结构均输出m个输出数据，多通道信道化接收机最终输出m*n个信道的数据。

需要说明的是，本实施例提供的一种多通道信道化接收机的应用系统与上述实施例提供的一种多通道信道化接收机是基于相同的发明构思。基于上述实施例，多通道信道化接收机可以应用在多级实现的信道化接收机接收结构中，例如3级和4级等，能够提高硬件资源的复用效率，并且性能不降低。

在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示意性实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。

尽管已经示出和描述了本发明的实施例，本领域的普通技术人员可以理解：在不脱离本发明的原理和宗旨的情况下可以对这些实施例进行多种变化、修改、替换和变型，本发明的范围由权利要求及其等同物限定。