一种用于超高速串行接口阵列天线的自适用波束控制FPGA实现方法

一种用于超高速串行接口阵列天线的自适用波束控制fpga实现方法
技术领域
1.本发明涉及一种用于超高速串行接口阵列天线的自适用波束控制fpga实现方法，属于无线通信领域。


背景技术：

2.随着信息技术的不断发展，传输与处理的数据量呈现指数级增长，超高清直播、vr、ar、物联网等新型业务场景的出现，需要实时处理海量的数据，对传统无线通信造成巨大挑战。而毫米波频段由于其超高的频带宽度，在无线通信中呈现出的高吞吐量，低时延的显著优点，获得越来越广泛的关注，并在当前兴起的5g技术中承担重要角色。
3.现阶段毫米波通信的研究主要聚焦于毫米波的传播特性、毫米波信道模型以及毫米波mimo系统中的信号处理技术等。但是由于毫米波信号相比于传统的微波信号衰减更大，通信路径损耗较大，需要依赖于定向波束来提高信号增益，这需要应用大规模天线阵列的波束成形技术。而由于毫米波频段波长较短，天线间距更窄，利于大规模安置，因此可以通过阵列天线的波束成形来形成高指向性高增益的窄波束来提升发射信号的增益。然而，对于高指向性波束，收发端需要严格的对齐才会建立可靠的通信链路。但在实际场景中，由于用户是实时移动的，如何快速准确的进行波束对齐获得着重的关注与讨论。
4.目前，国内外对于波束对准问题已有不同的方法。准确性最高的算法是穷尽搜索的算法，但该算法由于训练开销大不宜进行持续的跟踪，只适应于变化不大的环境下偶尔的波束训练或波束方向出现偏差时的波束恢复。关于更高效更快速的波束跟踪算法目前已有很多理论研究，但快速跟踪算法容易造成波束跟踪的丢失且需要很频繁的周期性进行，且对于室内的通信情况，用户的运动状态经常是比较稳定的，不需要频繁的跟踪，只需要在波束质量不佳是穷尽搜索码本恢复最佳波束即可。但同样的用户的状态并不是固定的，可能会长时间的处于较为静止的状态也可能会长时间的处于运动变化较快的状态，这就需要在穷尽波束搜索与快速波束跟踪的算法之间来回选择，在维持通信质量的同时尽可能节省训练开始。目前的研究多针对某一种固定的算法，且大多为理论层面，在硬件实现上的研究比较稀少。本文基于毫米波硬件平台，重点研究波束训练算法的硬件实现及阵列天线的控制方式。并提出一种在穷尽波束搜索与快速波束跟踪的算法之间做好折中，根据环境状态选择合适策略的自适应波束训练方法，给出硬件实现方式。


技术实现要素：

5.本发明要解决的技术问题是：目前关于毫米波频段阵列天线控制和波束跟踪的硬件实现研究较为稀少，缺乏有效的实现手段。天线的工作时钟需求高于fpga的工作频率，需要设计有效的数据传输协议匹配fpga与天线的处理频率。对于用户运动状态不定的情况，很难通过单一的波束跟踪算法达到高效跟踪的目的，需要对不同适用场景的波束跟踪策略进行自适用的调整。
6.为了解决上述存在的问题，本发明提出了一种状态机方案用于控制阵列天线的波束成形，并采用一种全局码本扫描与快速波束跟踪相结合的方案训练波束获取满足通信质量的波束，根据环境状态自适用地选择合适的波束控制策略。
7.本发明提出了一种用于超高速串行接口阵列天线的自适用波束控制fpga实现方法，具体的实现步骤如下：
8.一种用于超高速串行接口阵列天线的自适用波束控制fpga实现方法，包括如下步骤：
9.步骤1.在fpga中建立二阶段天线控制状态机，分成阵面初始化和波束切换两个阶段控制天线；并对天线进行阵面初始化，完成天线阵面初始化后，进入波束切换阶段；
10.步骤2.采用全局码本扫描的策略搜索码本，根据码本的大小遍历所有波束码字，找到最佳波束；
11.步骤3.获取当前回合最佳波束之后，将该最佳波束及其对应的生命周期t存储进深度为n的fpga内存模块m1中；
12.步骤4.根据m1中的波束信息判断当前环境状态，并根据环境状态选择波束控制策略；所述波束控制策略包括全局码本扫描策略和快速波束跟踪策略；
13.当选择全局码本扫描策略时，则通过检测信号质量判断是否触发波束训练的过程，若接收信号质量小于可靠通信链路的阈值要求则触发波束训练的过程，返回步骤2；
14.当选择快速波束跟踪策略时，则进入步骤5；
15.步骤5.快速波束跟踪策略根据触发信号周期性的进行波束训练，基于上回合训练得到的最佳波束，选择其邻近区域作为波束搜索空间；测量每个波束对应的接收信号功率并更新最佳波束及其功率，获取当前回合最佳波束，对该波束的性能进行判定：
16.如果当前回合最佳波束功率大于可靠通信链路的阈值要求，返回步骤3；
17.如果达不到可靠通信链路的阈值要求则将波束控制策略设为全局码本扫描，返回步骤2。
18.有益效果：本发明与现有技术相比，其有益效果是：
19.(1)本发明设计了一种对于超高速串行接口阵列天线的fpga控制方案，可实现微秒级别的高速波束切换。
20.(2)本发明设计的并串转换通信方案，可解决fpga与天线不同工作频率间的匹配问题。
21.(3)本发明融合多种波束控制策略，提出并实现了一种自适用波束控制的方案。
22.(4)本发明所设计的系统可感知环境变化状态，根据环境信息灵活选用适合的波束控制策略。
附图说明
23.图1为二阶段天线波束控制状态机的状态转移图；
24.图2为控制帧的crc16计算流程；
25.图3为并行通信的流程图；
26.图4为波束控制系统的硬件设计架构；
27.图5为天线的两个阶段控制过程；
28.图6为fpga与二阶段天线的数据通信方式
具体实施方式
29.下面结合附图和具体实施进一步阐明本发明。
30.本发明的一种用于超高速串行接口阵列天线的自适用波束控制fpga实现方法，具体包括如下步骤：
31.步骤1.在fpga中建立二阶段天线控制状态机，分成阵面初始化和波束切换两个阶段控制天线，状态转移图如图1所示。
32.状态机开始工作时首先进入参数设置状态，初始化所用到的变量及标志信号，将波束训练策略设置为全局码本扫描，起始探测波束序号为0，结尾探测波束序号为码本中最后一个波束的序号，当前测量波束序号为起始探测波束序号，最佳波束及对应功率为0，天线写入开始信号和写入完成信号为false。
33.根据天线的控制帧格式要求，将天线阵面初始化和波束切换的控制帧信息存储在fpga的内存模块中。
34.天线阵面初始化的控制帧信息包括天线阵面的复位、初始化、自检等过程的控制帧数据流。完成天线阵面初始化后，进入波束切换阶段。
35.步骤2.采用全局码本扫描的策略搜索码本，根据码本的大小遍历所有波束码字，确保找到最佳波束。具体步骤为：
36.步骤2.1，根据波束索引更新预存在fpga内存模块中的控制帧码字，并进行crc计算，如图2所示。
37.步骤2.1.1，根据当前波束索引获得对应角度信息，然后将该角度信息存入内存中波束切换阶段控制帧格式中对应的位置。
38.步骤2.1.2，计算波束切换控制帧信息的crc值，并填充在波束切换阶段控制帧格式的对应位置。
39.以控制帧的crc16计算过程为例进行说明，如图2所示，首先设置一个16位的寄存器，初始值为0xffff。取出波束切换阶段控制帧的第一个16比特数据，与寄存器的值做异或运算。将异或后的值进行下述操作并重复八次：判断该值与0x8000相与的值是否为0，并将该值左移一位，若相与结果为0则需要将左移后的值与0x1021做一次异或运算并用运算结果覆盖寄存器的值，不为0则直接覆盖寄存器的值。寄存器的值更新后继续取出波束切换阶段控制帧的下一个16比特数据重复上述运算过程，直到所有控制帧的值都被计算一遍，最后一次计算结束后寄存器中的值为crc16的运算结果，将其存入波束切换阶段控制帧的crc字段位置。
40.步骤2.2，通过并串转器实现fpga中并口通信模块向超高速串行接口天线写入更新后的控制帧数据。
41.并口通信模块的流程如图3所示，所述并口通信模块是指pxie 7820中的控制帧数据输出模块，pxie 7820通过vhdci接口并行写入数据信号和时钟信号，然后经并串转换器再串行写入天线引脚。
42.步骤2.2.1，将天线写入开始信号设为true，并口通信模块接收到信号为true则开始写入的过程。
43.步骤2.2.2，根据波束索引映射得到经步骤2.1更新后的波束切换阶段控制帧数据，读取控制帧所有字段的数据，并通过查找表映射获得编码后的信息，存储进fifo数据结构中。
44.步骤2.2.3，并口通信模块以恒定频率往时钟引脚循环写入高低电平，实现天线的时钟信号控制。
45.步骤2.2.4，将时钟引脚写入频率的一半作为数据引脚的写入频率，在时钟引脚写入高电平时判断fifo是否为空，若不为空则从fifo数据结构中读取一个数据拆分成多个比特并行送往数据引脚。
46.步骤2.2.5，并串转换器接收时钟和并行数据并转为串行数据，根据并行路数n将时钟信号进行n倍的倍频扩展，把倍频后的时钟作为并串转换器的处理时钟，将时钟信号及串行数据同时写入天线引脚。
47.步骤2.3，向天线写入控制帧信息后，测量该波束对应的接收信号功率并更新最佳波束及其功率。扫描起始探测波束序号和结尾探测波束序号范围内的码本，遍历所有波束码字，获得最佳波束，用于数据传输。
48.步骤3.获取当前回合最佳波束之后，将该最佳波束及其对应的生命周期t存储进深度为n的fpga内存模块m1中，以此反映动态环境的状态，即一定时间范围t内的波束变化情况。当写入新的最佳波束信息时，若m1的空间已满，则删除t值最小的波束信息并存入新的最佳波束信息。
49.每个fpga的时钟周期都将m1中所有波束的t值减1，若t等于0，则说明该波束信息已经失效，从m1中删除该波束信息及它的生命周期t。
50.步骤4.根据m1中的信息判断当前环境状态，并根据环境状态选择合适的波束控制策略；所述波束控制策略包括全局码本扫描策略和快速波束跟踪策略，全局码本扫描策略是当检测到接收信号功率小于门限值时，根据码本的大小遍历所有波束码字找到最佳波束。快速波束跟踪策略根据触发信号周期性的进行波束训练，由fpga控制天线实现微秒级的波束切换，将波束训练时长设置在微秒级别，波束训练周期限制在毫秒级别。该策略根据上回合训练的最佳波束进行邻近区域波束的探测，邻近区域波束范围至少包含上回合最佳波及其左右两波束。
51.具体判断方法为：
52.对m1中的所有波束进行比较，若最大波束序号与最小波束序号差值小于阈值i
thr
，则将波束控制策略设置为全局码本扫描，通过检测信号功率判断是否触发波束训练的过程，若接收信号功率小于可靠通信链路的阈值要求则触发波束训练的过程，返回步骤2。
53.对m1中的所有波束进行比较，若最大波束序号与最小波束序号差值大于等于阈值i
thr
，则认为当前环境变化较为剧烈，将波束控制策略设置为快速波束跟踪策略，进入步骤5。
54.步骤5.快速波束跟踪策略根据触发信号周期性的进行波束训练，监测来自基带部分每个时隙的波束训练触发信号，如检测到触发信号则开始波束训练的过程，由fpga控制天线实现微秒级的波束切换，将波束训练时长设置在微秒级别，波束训练周期限制在毫秒级别。
55.快速波束跟踪策略中波束训练过程与全局码本扫描策略中的波束训练过程相同，
只是波束训练范围不同。该策略的波束训练范围包括为上回合训练的最佳波束及其邻近区域波束，邻近区域波束范围至少包含上回合最佳波及其左右两波束。
56.快速波束跟踪策略中波束训练过程，具体包括如下步骤：
57.步骤5.1，根据波束索引更新预存在fpga内存模块中的控制帧码字，并进行crc计算；
58.步骤5.2，通过并串转换通信方案实现fpga中并口通信模块向天线写入更新后的控制帧数据。
59.步骤5.3，向天线写入控制帧信息后，测量新波束对应的接收信号功率并更新最佳波束及其功率。
60.步骤5.4，将波束索引加1，若仍在波束训练范围内则跳转至步骤5.1，若超出波束训练范围则采用当前最佳波束作为训练结果。
61.步骤5.5，对步骤5.4中获得的当前回合最佳波束的性能进行判定；
62.如果当前回合最佳波束功率大于可靠通信链路的阈值要求，返回步骤3。
63.如果达不到可靠通信链路的阈值要求则将波束控制策略设为全局码本扫描，返回步骤2。
64.如图4所示是实现本发明方法采用的波束控制系统，所述波束控制系统包括fpga、并串转换器和天线，fpga通过并串转换器和天线连接。fpga中包含了波束控制模块和并口通信模块，分别用于波束控制策略实现和控制帧数据输出。波束控制策略实现的过程需要通过ram获取接收信号功率并通过寄存器读取波束训练触发信号，并口通信模块通过地址控制器以及读写控制器获取当前需要写入的控制帧数据。通信系统采用ni pxie原型机搭建的毫米波系统，天线采用一款rd1904_5g二阶段阵列天线。该天线支持串口通信方式，工作频率为480mhz。当通信系统启动之后，通过fpga中ram传输接收端信号的功率值，用于波束跟踪模块中波束的测量和全局码本扫描策略中的触发条件判断。如果采用了快速波束跟踪的策略，则通信系统接收端基带应当在每个时隙周期性的向波束控制模块发送训练使能信号。为了适用变化快速的环境，一个时隙的时间设置的很短，所以训练使能信号的传递应尽可能的降低传输时延。通过pxie总线传输由于总线仲裁会引起较大的时延，所以通过使用pxie
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trigger寄存器来传输使能信号可避免总线仲裁的时延，达到超低时延传输的效果。在进行阵列天线初始化以及波束切换的时候，需要向天线写入控制帧信息，由于天线需求的速率远高于fpga所能达到的速率，且天线与pxie 7820的接口类型也并不兼容。所以先通过7820的vhdci口实现并行通信方式，写入并行数据和时钟信号，然后通过并串转换器提高时钟频率并将数据串行写入阵列天线。每次波束训练选出最佳波束之后，都要进行一次波束控制策略的选择，然后重新等待下一次的波束跟踪过程。
65.图5所示为rd1904_5g二阶段阵列天线的阵面初始化及波束切换的过程，每一步均需通过一个控制帧进行控制。在系统启动之前预先把阵面初始化及波束切换需求的所有控制帧全部存储进fpga的rom中，在阵面初始化及波束切换阶段取出控制帧信息，通过并口通信协议写入时钟和并行数据。fpga的板载时钟为40mhz，处理数据和写入数据均使用板载时钟，由于天线仅支持480mhz的串行通信，所以需要一个并串转换器将并行数据通信转为串行数据通信。天线中定义的每个数据大小为10比特，这就需要在fpga中执行并口写入的时候每个时钟周期仅写入10个比特的数据，同时需要以80mhz的时钟循环写入高低电平，实现
40mhz的时钟信号写入。并串转换器在写入每个数据时，即每写入10个比特时需要加上开始标志和结束标志，各占一个比特，这就导致fpga没写入10比特数据，转换器需要写入12比特数据。而fpga采用了40mhz板载时钟刚好符合这个要求，天线控制数据写入整体方案如图6所示。