OOK调制解调装置的制作方法

ook调制解调装置
技术领域
1.本发明是关于信号调制解调领域，特别是关于一种ook调制解调装置。


背景技术：

2.ook调制是将数字调制信号的可能状态与二进制信息符号或它的相应基带信号状态一一对应，用二进制信息符号进行键控。ook调制是将载波时钟信号与输入信号进行编码，在输入信号为高电平/低电平时，调制器输出载波时钟信号，在低电平/高电平时调制器输出0电平。但是，因调制信号初始和末端周期的脉宽不总是一致，所以解调出的信号脉宽宽度存在误差，使占空比发生变化。
3.公开于该背景技术部分的信息仅仅旨在增加对本发明的总体背景的理解，而不应当被视为承认或以任何形式暗示该信息构成已为本领域一般技术人员所公知的现有技术。


技术实现要素：

4.本发明的目的在于提供一种ook调制解调装置，其能够减小信号抖动和占空比变化。
5.为实现上述目的，本发明的实施例提供了一种ook调制解调装置，包括：调制模块、信道和解调模块。
6.所述调制模块包括第一处理单元、第二处理单元以及第三处理单元；第一处理单元用于对输入信号进行延迟处理而获得延迟信号；第二处理单元用于获取延迟信号和输入信号之间重合部分的重合信号并输出在重合信号的脉冲宽度范围内获取的时钟信号中与之对应的高频信号；第三处理单元用于获取延迟信号的边沿脉冲信号并处理高频信号形成调制信号。
7.所述信道与调制模块及解调模块连接，用于将所述调制信号传输至解调模块。
8.所述解调模块包括解调器和信号还原单元，所述解调器用于将调制信号解调获得解调信号，所述信号还原单元与解调器连接，用于处理解调信号后获得与输入信号等占空比的输出信号。
9.在本发明的一个或多个实施方式中，所述解调信号的脉冲宽度等于输入信号的脉冲宽度和边沿脉冲信号的脉冲宽度之和。
10.在本发明的一个或多个实施方式中，所述第一处理单元包括第一延迟电路和第二延迟电路，所述输入信号经第一延迟电路输出第一延迟信号，所述第一延迟信号经第二延迟电路输出第二延迟信号。
11.在本发明的一个或多个实施方式中，所述第二处理单元包括第一逻辑电路和第二逻辑电路，所述第一逻辑电路对输入信号和第二延迟信号进行处理输出重合信号，所述第二逻辑电路对重合信号和时钟信号进行处理输出高频信号。
12.在本发明的一个或多个实施方式中，所述第一逻辑电路和第二逻辑电路均为乘法电路。
13.在本发明的一个或多个实施方式中，所述第三处理单元包括双边沿脉冲电路和第三逻辑电路，所述双边沿脉冲电路用于捕获第一延迟信号的双边沿脉冲并输出双边沿脉冲信号，所述第三逻辑电路用于处理双边沿脉冲信号和高频信号并输出调制信号。
14.在本发明的一个或多个实施方式中，所述第三逻辑电路为加法电路。
15.在本发明的一个或多个实施方式中，所述信号还原单元包括单边沿延迟电路和第四逻辑电路，所述单边沿延迟电路用于捕获解调信号的单边沿脉冲并输出单边沿脉冲信号，所述第四逻辑电路用于对单边沿脉冲信号和解调信号进行处理输出与输入信号等占空比的输出信号。
16.在本发明的一个或多个实施方式中，所述第四逻辑电路为乘法电路。
17.在本发明的一个或多个实施方式中，所述第一延迟电路和第二延迟电路的延迟时间相同。
18.与现有技术相比，根据本发明实施方式的ook调制解调装置，能够实现信号边沿同步，使调制信号的初始和末端周期脉宽宽度可控，进而减小信号抖动和减小信号占空比变化。
附图说明
19.图1是根据本发明一实施方式的ook调制解调装置的电路原理图；
20.图2是根据本发明一实施方式的ook调制解调装置的各级信号波形图。
具体实施方式
21.下面结合附图，对本发明的具体实施方式进行详细描述，但应当理解本发明的保护范围并不受具体实施方式的限制。
22.除非另有其它明确表示，否则在整个说明书和权利要求书中，术语“包括”或其变换如“包含”或“包括有”等等将被理解为包括所陈述的元件或组成部分，而并未排除其它元件或其它组成部分。
23.实施例1
24.如图1所示，一种ook调制解调装置，包括：调制模块、信道channel和解调模块。
25.调制模块包括相连的第一处理单元、第二处理单元以及第三处理单元。输入信号data_in同时输入至第一处理单元和第二处理单元，时钟信号clk输入至第二处理单元。其中，第一处理单元对输入信号data_in进行延迟处理而获得延迟信号。第二处理单元获取延迟信号和输入信号data_in之间重合部分的重合信号td3并输出在重合信号td3的脉冲宽度t3范围内获取的时钟信号clk中与之对应的高频信号td4。第三处理单元获取延迟信号的边沿脉冲信号并处理高频信号td4形成调制信号td6。
26.信道channel与调制模块及解调模块连接，用于将调制信号td6传输至解调模块。本发明并不限制信道的具体实现方式，如电感、光耦、电容、双绞线等介质均可，并不拘泥于某种具体的信道形式，不同的信道形式都在本专利保护范围之内。
27.解调模块包括解调器demodute和信号还原单元，解调器demodute用于将调制信号td6解调获得解调信号out1，信号还原单元与解调器demodute连接，用于处理解调信号out1后获得与输入信号data_in等占空比的输出信号data_out。
28.解调信号out1的脉冲宽度等于输入信号data_in的脉冲宽度和边沿脉冲信号的脉冲宽度之和。
29.通过上述技术方案，通过调制模块对输入信号data_in和时钟信号clk进行处理，从而获得与延迟信号至少单边沿同步的调制信号td6，并经信道channel传输至解调模块，解调模块在进行解调器demodute解调后经过信号还原单元的再处理，获得与输入信号data_in等占空比的输出信号data_out，从而有效地减小了调制-解调前后信号的抖动和信号占空比变化的问题。
30.进一步的，本实施例中，第一处理单元包括第一延迟电路delay1和第二延迟电路delay2。第一延迟电路delay1和第二延迟电路delay2相连。输入信号data_in经第一延迟电路delay1输出第一延迟信号td1，第一延迟信号td1经第二延迟电路delay2输出第二延迟信号td2。第一延迟电路delay1和第二延迟电路delay2的延迟时间相同均为d1。
31.第二处理单元包括第一逻辑电路logical1和第二逻辑电路logical2，第一逻辑电路logical1和第二逻辑电路logical2均为乘法电路。第一逻辑电路logical1和第二逻辑电路logical2相连，第一逻辑电路logical1连接第二延迟电路delay2。第一逻辑电路logical1对输入信号data_in和第二延迟信号td2进行处理输出重合信号td3，第二逻辑电路logical2对重合信号td3和时钟信号clk进行处理输出高频信号td4。
32.第三处理单元包括双边沿脉冲电路two side-shot和第三逻辑电路logical3，第三逻辑电路logical3为加法电路。双边沿脉冲电路two side-shot和第三逻辑电路logical3相连，双边沿脉冲电路two side-shot连接第一延迟电路delay1，第三逻辑电路logical3同时与第二逻辑电路logical2相连。双边沿脉冲电路two side-shot捕获第一延迟信号td1的双边沿脉冲并输出双边沿脉冲信号td5，第三逻辑电路logical3处理双边沿脉冲信号td5和高频信号td4并输出调制信号td6。
33.调制信号td6经信道channel输送至解调器demodute，解调器demodute将调制信号td6解调获得解调信号out1。
34.信号还原单元包括单边沿延迟电路one side-shot和第四逻辑电路logical4，第四逻辑电路logical4为乘法电路。单边沿延迟电路one side-shot与解调器demodute相连，单边沿延迟电路one side-shot和第四逻辑电路logical4相连，第四逻辑电路logical4与解调器demodute相连。单边沿延迟电路one side-shot捕获解调信号out1的单边沿脉冲并输出单边沿脉冲信号td7，第四逻辑电路logical4对单边沿脉冲信号td7和解调信号out1进行处理输出与输入信号data_in等占空比的输出信号data_out。
35.如图2所示，为采用上述实施例的ook调制解调装置的各级信号波形图。输入信号data_in的脉冲宽度为t1。第一延迟信号td1的脉冲宽度为t1，相对于输入信号data_in的延迟时间为d1。第二延迟信号td2的脉冲宽度为t1，相对于第一延迟信号td1的延迟时间为d1。重合信号td3的脉冲宽度为t3。双边沿脉冲信号td5的脉冲宽度为t2，t2小于d1对应的宽度。解调信号out1的脉冲宽度为t4，t4＝t1+t2。单边沿脉冲信号td7的脉冲宽度为t2。clk为时钟信号。需要说明的是，本发明并不限制脉冲宽度t2的值，优选地，t2与时钟信号clk的一个脉宽相等或接近，t2过长会影响调制信号td6中的脉冲个数，信号可能无法正常被解调出来；t2过短有可能被当作毛刺被滤除。因此优选t2与时钟信号clk的一个脉宽相等或接近时具有最好效果。
36.首先，第一延迟电路delay1接收输入信号data_in，经过延迟处理后获得第一延迟信号td1，从图2中可以看到，第一延迟信号td1相对于输入信号data_in往后延迟了时间d1。然后，第二延迟电路delay2接收第一延迟信号td1，经过延迟处理后获得第二延迟信号td2，从图2中可以看到，第二延迟信号td2相对于第一延迟信号td1继续往后延迟了时间d1。
37.第二处理单元中的第一逻辑电路logical1，优选地，为乘法电路，将第二延迟信号td2和输入信号data_in相乘，从而获得重合信号td3。由于第二延迟信号td2相对于输入信号data_in往后移动了两个时间d1，所以重合信号td3的脉冲宽度t3相当于在每个周期内从脉冲宽度t1中减去两个时间d1所对应的宽度。第二处理单元中的第二逻辑电路logical2，优选地，为乘法电路，接收时钟信号clk，将重合信号td3与时钟信号clk相乘，获得高频信号td4，高频信号td4相当于在每个周期内的时钟信号clk上截取一段信号，该段信号的长度等于重合信号td3的脉冲宽度t3。
38.第三处理单元中的双边沿脉冲电路two side-shot在每个周期内捕获第一延迟信号td1的上升沿脉冲和下降沿脉冲，从而输出双边沿脉冲信号td5。第三处理单元中的第四逻辑电路logical4，优选地，为加法电路，将双边沿脉冲信号td5和高频信号td4相加获得调制信号td6，相当于在高频信号td4的初始端和末尾端分别对应加上了第一延迟信号td1的上升沿脉冲和下降沿脉冲，从而使得调制信号td6的初始周期脉冲宽度和末尾周期脉冲宽度可控，进而减小信号抖动和信号占空比变化。
39.调制信号td6经过信道传输至解调模块，解调器对调制信号td6行解调，获得解调信号out1；从图2中可以看出，由于是在每个周期的高频信号td4的初始端加上第一延迟信号td1的上升沿脉冲、末尾端加上第一延迟信号td1的下降沿脉冲，所以解调信号out1的脉冲宽度t4＝t1+t2，即在每个周期内，解调信号out1比输入信号data_in多了脉冲宽度t2。
40.获得解调信号out1后，进入信号还原单元，信号还原单元的单边沿延迟电路one side-shot捕获解调信号out1的上升沿脉冲并输出单边沿脉冲信号td7，单边沿脉冲信号td7为低电平脉冲信号，单边沿脉冲信号td7的低电平脉冲宽度为t2。信号还原单元的第四逻辑电路logical4，优选地，为乘法电路，将单边沿脉冲信号td7和解调信号out1相乘，相当于将每个周期的解调信号out1去除了脉冲宽度t2，从而获得最终的与输入信号data_in等占空比的输出信号data_out。
41.前述对本发明的具体示例性实施方案的描述是为了说明和例证的目的。这些描述并非想将本发明限定为所公开的精确形式，并且很显然，根据上述教导，可以进行很多改变和变化。对示例性实施例进行选择和描述的目的在于解释本发明的特定原理及其实际应用，从而使得本领域的技术人员能够实现并利用本发明的各种不同的示例性实施方案以及各种不同的选择和改变。本发明的范围意在由权利要求书及其等同形式所限定。