图像传感器的制作方法

图像传感器
1.本技术要求2020年3月31日提交的印度专利申请号202011014251的权益和优先权，该申请据此以引用的方式全文并入本文。
技术领域
2.本实用新型整体涉及图像传感器，并且更具体地讲，涉及用于像素读出的具有列线的成像传感器。


背景技术：

3.图像传感器常常在诸如移动电话、相机和计算机的电子设备中用来捕获图像。在典型的布置中，图像传感器包括被布置成像素行和像素列的图像像素阵列。可将电路耦接到每个像素列以从图像像素读出图像信号。
4.随着图像传感器的像素分辨率和帧率两者均增大，可用于从图像传感器中的每行读出信号的时间的量减小。如果不注意，则可能没有足够的时间从图像传感器正确读出信号。在这些情况下，信号可能不期望地衰减，或者可能需要不期望的大功率消耗水平来读出不衰减的信号。
5.因此，将期望能够提供改进的读出技术，该读出技术允许在短时间帧期间对未衰减的信号进行采样。


技术实现要素：

6.根据一个方面，提供一种图像传感器，包括：成像像素；列输出线，所述列输出线耦接到所述成像像素的列并且所述列输出线被配置为提供输出电压；可调整电流源，所述可调整电流源耦接到所述列输出线；和控制电路，所述控制电路被配置为基于所述输出电压的转换速率来控制所述可调整电流源。
7.根据另一方面，提供一种图像传感器，包括：成像像素阵列，所述成像像素阵列布置成行和列；列输出线，所述列输出线耦接到给定列的成像像素，其中所述列输出线被配置为提供与所述给定列中的所述成像像素中的选定的一个成像像素相关联的输出电压；可调整电流源，所述可调整电流源向所述列输出线提供偏置电流；和转换速率感测和电流源控制电路，所述转换速率感测和电流源控制电路被配置为在第一量值与第二量值之间调整所述偏置电流。
8.根据又一方面，提供一种图像传感器，包括：成像像素；列输出线，所述列输出线耦接到所述成像像素的列并且所述列输出线被配置为提供输出电压；可调整电流源，所述可调整电流源耦接到所述列输出线；和控制电路，所述控制电路被配置为响应于所述输出电压的转换速率大于阈值而增加由所述可调整电流源提供的偏置电流的量值。
附图说明
9.图1是根据一个实施方案的具有图像传感器的说明性电子设备的图。
10.图2是根据一个实施方案的用于读出图像传感器中的图像信号的说明性像素阵列和相关联的读出电路的图。
11.图3是根据一个实施方案的耦接到读出电路的说明性成像像素的图。
12.图4是根据一个实施方案的具有耦接到读出电路的成像像素列的说明性图像传感器的图。
13.图5是示出根据一个实施方案的图像传感器中的包括可调整电流源以及转换速率感测和电流源控制电路的说明性读出电路的图。
14.图6是示出根据一个实施方案的图5的可调整电流源以及转换速率感测和电流源控制电路的说明性部件的图。
具体实施方式
15.本实用新型的实施方案涉及图像传感器。本领域的技术人员应当理解，本实用新型的例示性实施方案可在不具有一些或所有这些具体细节的情况下实践。在其他情况下，为了避免不必要地模糊本实用新型的实施方案，未详细描述众所周知的操作。
16.诸如数码相机、计算机、蜂窝电话和其他电子设备的电子设备可包括图像传感器，该图像传感器收集传入的光以捕获图像。图像传感器可包括像素阵列。图像传感器中的像素可包括将传入的光转换成图像信号的光敏元件，诸如光电二极管。图像传感器可具有任何数量(例如，数百或数千或更多)的像素。典型的图像传感器可例如具有数十万或数百万像素(例如，数兆像素)。图像传感器可包括控制电路(诸如用于操作像素的电路)和用于读出与由光敏元件生成的电荷相对应的图像信号的读出电路。
17.图1是说明性成像和响应系统的图，该成像和响应系统包括使用图像传感器捕获图像的成像系统。图1的系统100可以是电子设备，诸如相机、蜂窝电话、摄像机或捕获数字图像数据的其他电子设备，可以是车辆安全系统(例如，主动制动系统或其他车辆安全系统)，或者可以是监视系统。
18.如图1所示，系统100可包括成像系统(诸如成像系统10)和主机子系统(诸如主机子系统20)。成像系统10可包括相机模块12。相机模块12可包括一个或多个图像传感器14以及一个或多个透镜。
19.相机模块12中的每个图像传感器可相同，或者在给定的图像传感器阵列集成电路中可以存在不同类型的图像传感器。在图像捕获操作期间，每个透镜可将光聚焦到相关联的图像传感器14上。图像传感器14可包括将光转换成数字数据的光敏元件(即，像素)。图像传感器可具有任何数量(例如，数百、数千、数百万或更多)的像素。典型的图像传感器可例如具有数百万的像素(例如，数兆像素)。例如，图像传感器14可包括偏置电路(例如，源极跟随器负载电路)、采样和保持电路、相关双采样(cds)电路、放大器电路、模拟
‑
数字转换器电路、数据输出电路、存储器(例如，缓冲电路)、寻址电路等。
20.可以将来自相机传感器14的静态图像数据和视频图像数据经由路径28提供给图像处理和数据格式化电路16。图像处理和数据格式化电路16可用于执行图像处理功能，诸如数据格式化、调整白平衡和曝光、实施视频图像稳定、面部检测等。图像处理和数据格式化电路16也可用于根据需要压缩原始相机图像文件(例如，压缩成联合摄影专家组格式或jpeg格式)。在典型的布置(有时称为系统芯片(soc)布置)中，相机传感器14以及图像处理
和数据格式化电路16在共用的半导体衬底(例如，共用的硅图像传感器集成电路管芯)上实施。如果需要，相机传感器14和图像处理电路16可形成在单独的半导体衬底上。例如，相机传感器14和图像处理电路16可形成在已堆叠的单独衬底上。
21.成像系统10(例如，图像处理和数据格式化电路16)可通过路径18将采集的图像数据传送到主机子系统20。主机子系统20可包括处理软件，该处理软件用于检测图像中的物体、检测物体在图像帧之间的运动、确定图像中至物体的距离、滤波或以其他方式处理由成像系统10提供的图像。
22.如果需要，系统100可为用户提供许多高级功能。在计算机或高级的蜂窝电话中，例如，可向用户提供运行用户应用程序的能力。为了实施这些功能，系统100的主机子系统20可具有输入
‑
输出设备22(诸如小键盘、输入
‑
输出端口、操纵杆和显示器)以及存储和处理电路24。存储和处理电路24可包括易失性存储器和非易失性存储器(例如，随机存取存储器、闪存存储器、硬盘驱动器、固态驱动器等)。存储和处理电路24还可包括微处理器、微控制器、数字信号处理器、专用集成电路等。
23.图2中示出了图1的相机模块12的布置的示例。如图2所示，相机模块12包括图像传感器14以及控制和处理电路44。控制和处理电路44可对应于图1中的图像处理和数据格式化电路16。图像传感器14可包括像素阵列，诸如像素34(在本文中有时称为图像传感器像素、成像像素或图像像素34)的阵列32，并且还可包括控制电路40和42。控制和处理电路44可耦接到行控制电路40，并且可经由数据和控制路径26耦接到列控制和读出电路42。行控制电路40可从控制和处理电路44接收行地址，并且可通过控制路径36向图像像素34供应对应的行控制信号(例如，双重转换增益控制信号、像素重置控制信号、电荷转移控制信号、光晕控制信号、行选择控制信号或任何其他期望的像素控制信号)。列控制和读出电路42可经由一条或多条导线(诸如列线38)耦接到像素阵列32的列。列线38可耦接到图像像素阵列32中的每列图像像素34(例如，每列像素可耦接到对应的列线38)。列线38可用于从图像像素34读出图像信号并且用于向图像像素34供应偏置信号(例如，偏置电流或偏置电压)。在图像像素读出操作期间，可使用行控制电路40来选择图像像素阵列32中的像素行，并且与该像素行的图像像素34相关联的图像数据可由列控制和读出电路42在列线38上读出。
24.列控制和读出电路42可包括列电路，诸如用于放大从阵列32读出的信号的列放大器、用于对从阵列32读出的信号进行采样和存储的采样和保持电路、用于将读出的模拟信号转换成对应数字信号的模拟
‑
数字转换器电路以及用于存储读出信号和任何其他期望的数据的列存储器。列控制和读出电路42可通过线26将数字像素值输出到控制和处理电路44。
25.阵列32可具有任何数量的行和列。一般来讲，阵列32的大小以及阵列32中的行和列的数量将取决于图像传感器14的具体实现方式。虽然行和列在本文中一般相应被描述为水平和竖直的，但是行和列可以指任何网格状的结构(例如，本文中描述为行的特征部可竖直地布置，并且本文中描述为列的特征可水平地布置)。
26.像素阵列32可具备具有多个滤色器元件的滤色器阵列，该滤色器阵列允许单个图像传感器对不同颜色的光进行采样。举例来说，图像传感器像素(诸如阵列32中的图像像素)可具备滤色器阵列，该滤色器阵列允许单个图像传感器使用被布置成拜耳马赛克图案的对应的红色、绿色和蓝色图像传感器像素对红光、绿光和蓝光(rgb)进行采样。拜耳马赛
克图案由2
×
2个图像像素的重复单元格组成，其中两个绿色图像像素沿对角线彼此相对，并且邻近与蓝色图像像素沿对角线相对的红色图像像素。在另一个合适的示例中，拜耳图案中的绿色像素被替换为具有宽带滤色器元件(例如，透明滤色器元件、黄色滤色器元件等)的宽带图像像素。这些示例仅仅是说明性的，并且一般来讲，可在任何期望数量的图像像素34上方形成任何期望颜色和任何期望图案的滤色器元件。
27.如果需要，阵列32可以是堆叠管芯布置的一部分，其中阵列32的像素34被划分在两个或更多个堆叠衬底之间。在此类布置中，阵列32中的每个像素34可在像素内的任何期望节点处被划分在两个管芯之间。举例来说，节点(诸如浮动扩散节点)可形成在两个管芯之上。包括光电二极管和耦接在光电二极管与期望节点(在本示例中，诸如浮动扩散节点)之间的电路的像素电路可以形成在第一管芯上，并且其余像素电路可以形成在第二管芯上。期望的节点可形成在连接两个管芯的耦接结构(诸如导电衬垫、微型衬垫、导电互连结构或导电通孔)上(即，作为该耦接结构的一部分)。在两个管芯结合之前，耦接结构可以在第一管芯上具有第一部分，并且可以在第二管芯上具有第二部分。第一管芯和第二管芯可彼此结合，使得该耦接结构的第一部分和该耦接结构的第二部分被结合在一起并且电耦接。如果需要，耦接结构的第一部分和第二部分可彼此压缩结合。然而，这仅仅是说明性的。如果需要，可以使用任何金属对金属结合技术(诸如软钎焊或焊接)来将形成在相应的第一管芯和第二管芯上的耦接结构的第一部分和第二部分结合在一起。
28.如上所述，像素电路中被划分到两个管芯之上的期望的节点可以是浮动扩散节点。可替代地，像素电路中被划分到两个管芯之上的期望的节点可以是在浮动扩散区与源极跟随器晶体管的栅极之间的节点(即，浮动扩散节点可以形成在其上形成光电二极管的第一管芯上，同时耦接结构可以将浮动扩散节点连接到第二管芯上的源极跟随器晶体管)、在浮动扩散区与转移晶体管的源极
‑
漏极节点之间的节点(即，浮动扩散节点可以形成在光电二极管未位于其上的第二管芯上)、在源极跟随器晶体管的源极
‑
漏极节点与行选择晶体管之间的节点或像素电路的任何其他期望的节点。
29.一般来讲，阵列32、行控制电路40、列控制和读出电路42以及控制和处理电路44可以被划分在两个或更多个堆叠衬底之间。在一个示例中，阵列32可以形成在第一衬底中，并且行控制电路40、列控制和读出电路42以及控制和处理电路44可以形成在第二衬底中。在另一个示例中，阵列32可以被划分在第一衬底和第二衬底之间(使用上述像素划分方案中的一个像素划分方案)，并且行控制电路40、列控制和读出电路42以及控制和处理电路44可以形成在第三衬底中。
30.图3是可包括在图像传感器中的说明性成像像素的图。如图3中所示，成像像素34包可括光敏元件102(例如，光电二极管)。光敏元件102具有耦接到接地的第一端子。光敏元件102的第二端子耦接到转移晶体管104。转移晶体管104耦接到浮动扩散区106(fd)(该浮动扩散区可具有相关联的浮动扩散电容)。重置晶体管108可耦接在浮动扩散区fd与偏置电压源端子110之间。偏置电压源端子110可提供偏置电压(v
aa
)。光敏元件102可以是掺杂半导体区(例如，在硅衬底中的通过离子注入、杂质扩散或其他掺杂工艺掺杂的区)。浮动扩散区fd也可以是掺杂半导体区。浮动扩散区106耦接到读出电路112。读出电路112可被配置为对浮动扩散区106处的电荷进行采样。
31.在本技术中，每个晶体管被绘示为具有三个端子：源极、漏极和栅极。每个晶体管
的源极端子和漏极端子可依据晶体管被偏置的方式和所使用的晶体管的类型而改变。为简单起见，源极和漏极端子在本文中有时称为源极
‑
漏极端子或简称为端子。
32.转移晶体管104的栅极端子接收控制信号tx。重置晶体管108的栅极端子接收控制信号rst。可由行控制电路(例如，图2中的行控制电路40)通过控制路径(例如，图2中的控制路径36)来提供控制信号tx和rst。
33.在成像像素的操作期间，光电二极管102可响应于入射光而累积电荷。在光电二极管102中累积的电荷量可与入射光的强度以及积分时间(例如，曝光时间)成比例。当期望对在光电二极管102中累积的电荷量进行采样时，可使转移晶体管104生效(通过使控制信号tx生效)。生效的转移晶体管104会将电荷从光电二极管102转移至浮动扩散区106。随后可通过读出电路112对浮动扩散区106中的电荷进行采样。可使重置晶体管108生效来重置浮动扩散区106处的电荷。可使重置晶体管108和转移晶体管104生效以重置光电二极管102处的电荷。
34.应注意，本文的像素34的布置仅仅是说明性的。一般来讲，可使用任何期望的像素电路。该像素除浮动扩散区之外还可包括抗光晕晶体管、双转换增益晶体管、双转换增益电容器、一个或多个溢出电容器、一个或多个溢出晶体管、一个或多个电荷存储区等。
35.图3示出了耦接到读出电路112的单个成像像素。应理解，实际上，图像传感器可包括布置成行和列的成像像素阵列。图像传感器中的每列成像像素可耦接到相应的读出电路(例如，在给定列中的像素之间共享至少某一读出电路)。在图4中示出了此类型的布置。
36.图4是包括单个列中的耦接到读出电路112的成像像素的图像传感器14的图。图4示出了给定的成像像素列中的成像像素34
‑
1、34
‑
2和34
‑
3。每个成像像素可包括任何期望的如上文结合图3所论述的像素电路。在一个示例中，像素34
‑
1、34
‑
2和34
‑
3可包括图3的光电二极管、转移晶体管、浮动扩散区和重置晶体管。
37.图4明确示出了每个成像像素可如何包括耦接到源极跟随器晶体管114的浮动扩散区106。每个源极跟随器晶体管114(sf)都具有耦接到浮动扩散区fd(和任选地图3中的重置晶体管108的第一端子)的栅极端子。源极跟随器晶体管114还具有耦接到偏置电压源端子110的第一源极
‑
漏极端子。源极跟随器晶体管的第二源极
‑
漏极端子耦接到行选择晶体管116。行选择晶体管116耦接在源极跟随器晶体管114与列输出线118之间。给定列中的每个像素可耦接到相应的列线118。每个列线可耦接到相应的读出电路112。
38.行选择晶体管116的栅极端子接收控制信号rs。行控制电路(例如，图2中的行控制电路40)可通过控制路径(例如，图2中的控制路径36)提供控制信号rs。当读出给定行的像素时，可使那个行的控制信号rs生效以将那个行的像素连接到列输出线。可通过逐行的方式读出该行的像素(其中每个行随后耦接到列输出线118和读出电路112)。
39.源极跟随器晶体管114和行选择晶体管116包括在阵列中的每个像素中，但可用于读出操作。这些晶体管有时可称为按像素读出电路。这些晶体管还可视为像素34的部分。这些晶体管还可视为读出电路112的部分。
40.图5是示出读出电路112的说明性布置的示意图。如图示，列输出线118(具有输出电压pixout)可耦接到可调整电流源202。采样和保持电路122还耦接到列输出线118和像素电容器222(cpix)。另外，转换速率感测和电流源控制电路220(有时称为控制电路220、电流源控制电路220、转换速率感测电路220等)耦接到列输出线118(和因此输出电压pixout)。
41.当期望对来自浮动扩散区fd的信号进行采样时，可使行选择晶体管116生效。在使行选择晶体管生效之后，可使用采样和保持电路122来获得和存储指示浮动扩散区fd上的电压的列输出线118的电压(pixout)。然而，在使行选择晶体管116生效与列输出线118的电压(pixout)稳定之间可存在延迟。此延迟有时可称为稳定时间。一般来讲，该稳定时间可与由电流源202提供的总偏置电流的量值成反比。
42.可调整电流源202可提供偏置电流(i
bias
)。当pixout的转换速率大于阈值时，可调整电流源202可增加偏置电流的量值。转换速率可以指pixout的随时间的电压变化。当转换速率较低时，pixout不快速改变并且因此接近已稳定。例如，为0的转换速率意味着pixout已经完全稳定。如果转换速率较高，则pixout快速改变并且因此处于稳定过程的中间。在转换速率较高时增加偏置电流因此确保稳定时间得以减少。然而，一旦pixout已经稳定，则将偏置电流减小到较低的量值。这确保稳定时间甚至在较快的帧速率和高分辨率下也足够快地实现未衰减的读出。然而，因为仅在需要时施加较高的电流量值，所以功耗得以最小化。
43.转换速率感测和电流源控制电路220可检测pixout的转换速率并且相应地控制可调整电流源202。例如，当转换速率高于阈值时，转换速率感测和电流源控制电路220增加由可调整电流源202供应的偏置电压。当转换速率下降到低于阈值时，转换速率感测和电流源控制电路220减小由可调整电流源202供应的偏置电压。转换速率阈值可以是任何期望值(例如，5v/μs、大于1v/μs、大于0.1v/μs、大于10v/μs、大于25v/μs、小于1v/μs、小于0.1v/μs、小于10v/μs、小于25v/μs、介于1v/μs与20v/μs之间、介于1v/μs与10v/μs之间、介于4v/μs与6v/μs之间等)
44.采样和保持电路122可包括任何期望的部件。例如，采样和保持电路122可包括一个或多个电容器、一个或多个模拟
‑
数字转换器、一个或多个数字
‑
模拟转换器、一个或多个比较器、一个或多个参考电压源等。
45.图6是示出可调整电流源202和转换速率感测和电流源控制电路220的说明性布置的图。电流源202包括串联耦接在行选择晶体管116与接地(例如，由偏置电压源端子204提供的接地电压agnd)之间的晶体管212(t1)、214(t2)和216(t3)。偏置电压源端子204有时可称为接地电压源端子204、接地端子204、接地204等。偏置电压vln从偏置电压源端子206提供给晶体管214和216的栅极。可任选地在偏置电压源端子206与t2和t3的栅极之间包括开关208。电容器210可耦接在偏置电压源端子206与接地端子204之间。
46.晶体管212是耦接在行选择晶体管116与晶体管214之间的任选的共源共栅晶体管。晶体管218(t4)具有第一端子，该第一端子耦接到介于t2和t3之间的节点a。晶体管218的第二端子耦接到接地。t4因此可实际上使t3短路而不与t2串联。当t2和t3串联连接时，t2/t3组合充当一个电流装置并且使用比当t3被短路时更多的电流。因此，当使t4生效并且使t3短路时，由电流源202提供的偏置电流的量值增加。
47.电流源202将电流(例如，i
bias
)施加到列输出线。当i
bias
的量值增加时，与对列输出线118上的电压进行采样相关联的稳定时间减少。因此，大i
bias
可确保稳定时间甚至在较快的帧速率和高分辨率下也足够快地实现未衰减的读出。然而，尽管合意地减少稳定时间，但增加偏置电流i
bias
还可能会不合意地增加功耗、减小输出摆动，并且增加噪声。
48.为了在减轻功耗的同时减少稳定时间，图6的图像传感器允许选择性地增加使用电流源202(有时称为可调整电流源202、可变电流源202等)施加到列输出线的总偏置电流。
当晶体管218(t4)无效时，偏置电流可处于第一量值(例如，i
bias_1
)。使晶体管218生效可将偏置电流增加到大于该第一量值的第二量值(例如，i
bias_2
)。
49.可仅当pixout的转换速率大于阈值时使可调整电流源202中的晶体管218生效(以升高偏置电流量值)。当转换速率较低时，pixout不快速改变并且因此接近已稳定。在此情况下，可使晶体管218生效，因为不需要附加的电流来加速稳定。如果转换速率较高，则pixout快速改变并且因此处于稳定过程的中间。在此情况下，可使晶体管218生效以增加偏置电流并且加速稳定。然而，一旦pixout已经稳定(并且转换速率下降到低于阈值)，便将偏置电流减小到较低的量值。
50.为了基于转换速率来控制可调整电流源202，读出电路112包括转换速率感测和电流源控制电路220。转换速率感测和电流源控制电路220包括晶体管236(t5)，该晶体管具有耦接到列输出线118的栅极。晶体管236因此可称为源极跟随器晶体管。晶体管236具有耦接到开关232(s3)的源极端子。s3耦接在晶体管236与节点b之间。第一电容器224(c1)耦接到节点b。第二电容器226(c2)也耦接到节点b。居间电阻器r耦接在节点b与电容器c2之间。开关228(s1)耦接在节点b与偏置电压源端子110之间。开关230(s2)耦接在电容器c2与接地之间。开关234(s4)耦接在电容器c2与偏置电压源端子110之间。
51.晶体管242(t6)具有耦接到晶体管236的第一端子(例如，t6的源极端子耦接到t5的漏极端子)。晶体管242具有耦接到接地的第二端子和耦接到偏置电压源端子206的栅极端子。晶体管244(t7)具有耦接到晶体管236的第一端子(例如，t7的源极端子耦接到t5的源极端子)。晶体管244具有耦接到接地的第二端子和耦接在节点x与t6之间的栅极端子。节点x耦接在晶体管236与晶体管242之间。
52.节点x耦接到反相器238的输入端。因此，反相器238在节点x处输出电压的反相版本。反相器238的输出端耦接到锁存电路240(有时称为触发器240或sr锁存器240)的r输入端。锁存电路240具有r输入端、s输入端和输出端(q)。如图6中所示，反相器和锁存电路两者都可耦接在电源与接地之间。可将锁存电路240的输出提供到晶体管218的栅极端子。因此，锁存电路240的输出通过选择性地使晶体管t4生效来控制可调整电流源202。
53.图6中的开关s1、s2、s3和s4中的每一者可由晶体管、机械开关(例如，单极开关)或任何其他期望类型的开关形成。在一个说明性示例中，开关s1、s2、s3和s4中的每一者形成晶体管(并且可称为晶体管s1、s2、s3和s4)。每个晶体管可具有接收控制信号的栅极。开关s1和s2可接收同一控制信号(例如，第一控制信号)，并且开关s3和s4可接收同一控制信号(例如，第二控制信号)。在一个示例中，第二控制信号可以是第一控制信号的倒数。在此类型的布置中，可使用单个控制信号来控制所有晶体管s1、s2、s3和s4。在此类型的布置中，s1和s2始终处于相同状态(例如，都生效或都无效)，s3和s4始终处于相同状态(例如，都生效或都无效)，并且s3和s4的状态与s1和s2的状态相反。
54.在读出之前，开关s1和s2闭合(例如，生效)并且s3和s4断开(例如，无效)。在此布置中，电容器c1耦接在偏置电压源端子110与接地之间，并且被预充电到v
aa
。电容器c2也耦接在偏置电压源端子110与接地之间并且被预充电到v
aa
。在使像素34中的转移晶体管生效(并且准备好对浮动扩散部上的电荷进行采样)之后，s1和s2可断开(无效)并且s3和s4可闭合(生效)。s4闭合会将电容器c2的下板耦接到v
aa
。下板处从接地到v
aa
的此增加导致节点b的电压升高到高于v
aa
。以此方式使节点b升高到高于v
aa
允许在t5的源极端子和栅极端子处的
电压之间存在差异(甚至在栅极端子处于接近v
aa
的电压的情况下也如此)。另外，当s3闭合时，电容器c1和c2可放电。电阻器r限制c2的峰电流以防止该峰电流过度地前向偏置s2和s3中的装置的体二极管。
55.在pixout的转换速率较低的情况下，耦接到晶体管236的漏极的晶体管242导致x较低。t6具有接收偏置电压vln的栅极(类似于t2和t3)。然而，t6的大小被设计成具有比t2低的电流。换句话说，t6具有与t2的宽度
‑
长度比不同的沟道宽度
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长度比(w/l)。一般来讲，较长的长度(和因此较小的w/l)导致比较短的长度(和因此较高的w/l)小的电流。因此，t6可具有比t2长的长度和短的w/l比。通过t2的电流与通过t6的电流相比之下的比率可以是常数。该比率可大于2:1，大于3:1，大于5:1，大于10:1，小于20:1，小于10:1，小于5:1，介于3:1与12:1之间，介于5:1与10:1之间等。一般来讲，t2/t6电流之间的较高的比率可为合意的。然而，可需要考虑制造和布局考虑因素以避免过度地增加t6的大小。
56.可对t6的大小进行选择，使得在低转换速率(例如，低于选定的阈值)下，x保持低。然而，当转换速率较高(例如，高于选定的阈值)时，c1和c2的放电较高，从而导致x升高得高。换句话说，t6始终下拉节点x。然而，当转换速率足够高(例如，超过转换速率阈值)时，来自c1和c2的放电充分高以升高x并且翻转锁存电路240的输出。锁存电路240的输出起初可为低(例如，t4无效)，其中可调整电流源202具有处于对应的第一量值的偏置电流。如果x升高得足够高以翻转锁存电路(例如，如果转换速率超过阈值)，则锁存电路输出翻转为高(例如，t4生效)。这导致来自可调整电流源202的偏置电流从第一量值增加到第二更大的量值。随后，如果转换速率下降到低于阈值，则锁存电路输出翻转回到低，t4无效，并且来自可调整电流源202的偏置电流下降回到第一量值。
57.当pixout转换速率是高时，过电流可通过晶体管244(t7)。少量电流(由t2/t6电流比确定)通过t6。其余电流通过t7。因为t7的栅极端子耦接到节点x，所以t7还设置节点x上的上限。如果不注意，则t7可能会将节点x上的上限设置成低于用于触发锁存电路240的阈值(因此防止电流源在稳定期间提升)。t7的大小因此可被设计成允许x通过适当地触发反相器238和锁存电路240的阈值。在替代性实施方案中，t7的漏极连接到其栅极，即，节点x，从而使得它是二极管连接的箝位。然而，上文给出的对t7的大小的约束仍然适用。
58.晶体管212具有接收控制信号vcasc的栅极端子。锁存电路240的s输入端可接收控制信号s。s1、s2、s3和s4晶体管可接收对应的控制信号(可能如上文所论述基于单个控制信号)。可由行控制电路(例如，图2中的行控制电路40)通过控制路径(例如，图2中的控制路径36)提供控制信号vcasc、s和用于s1、s2、s3和s4的控制信号。
59.应注意，本文的像素34的布置仅仅是说明性的。一般来讲，任何期望的像素电路可与结合图5和图6所示出的读出电路一起使用。除了浮动扩散区之外，该像素电路可包括抗光晕晶体管、双转换增益晶体管、双转换增益电容器、一个或多个溢出电容器、一个或多个溢出晶体管、一个或多个电荷存储区等。图5和图6的读出电路可用于使用滚动快门操作的图像传感器中(其中每行像素循序地捕获图像)或使用全局快门操作的图像传感器中(其中图像传感器中的每个像素同时捕获图像)。
60.根据一个实施方案，一种图像传感器可包括：成像像素；列输出线，该列输出线耦接到该成像像素的列并且该列输出线被配置为提供输出电压；可调整电流源，该可调整电流源耦接到该列输出线；和控制电路，该控制电路被配置为基于该输出电压的转换速率来
控制该可调整电流源。
61.根据另一实施方案，该可调整电流源可被配置为当转换速率低于阈值时提供处于第一量值的偏置电流。
62.根据另一实施方案，该可调整电流源可被配置为当转换速率高于阈值时提供处于大于第一量值的第二量值的偏置电流。
63.根据另一实施方案，控制电路可被配置为响应于转换速率超过阈值而增加由可调整电流源提供的偏置电流的量值。
64.根据另一实施方案，控制电路可被配置为使可调整电流源中的晶体管生效以增加由可调整电流源提供的偏置电流的量值。
65.根据另一实施方案，图像传感器还可包括采样和保持电路，该采样和保持电路被配置为对输出电压进行采样。
66.根据另一实施方案，输出电压可与成像像素的列中的成像像素中的选定的一个成像像素相关联。
67.根据另一实施方案，可调整电流源可包括第一晶体管和第二晶体管，该第一晶体管和该第二晶体管串联耦接在列输出线与接地之间，并且该第一晶体管和该第二晶体管可具有都耦接到第一偏置电压源端子的相应的第一栅极端子和第二栅极端子。
68.根据另一实施方案，可调整电流源还可包括耦接在第一晶体管与列输出线之间的共源共栅晶体管。
69.根据另一实施方案，可调整电流源还可包括第三晶体管，该第三晶体管具有耦接到介于第一晶体管和第二晶体管之间的第一节点的第一端子、耦接到接地的第二端子和从控制电路接收控制信号的第三栅极端子。
70.根据另一实施方案，控制电路可包括源极跟随器晶体管，该源极跟随器晶体管具有耦接到列输出线的第四栅极端子。
71.根据另一实施方案，控制电路还可包括：第四晶体管，该第四晶体管耦接在源极跟随器晶体管与第二节点之间；第一电容器，该第一电容器耦接在第二节点与接地之间；第二电容器，该第二电容器耦接到第二节点；第五晶体管，该第五晶体管耦接在第二节点与第二偏置电压源端子之间；第六晶体管，该第六晶体管耦接在第二电容器与第二偏置电压源端子之间；和第七晶体管，该第七晶体管耦接在第二电容器与接地之间。
72.根据另一实施方案，控制电路还可包括：第八晶体管，该第八晶体管耦接在源极跟随器晶体管的漏极端子与接地之间，其中该第八晶体管具有耦接到第一偏置电压源端子的第五栅极端子；和第九晶体管，该第九晶体管耦接在源极跟随器晶体管的源极端子与接地之间，其中该第九晶体管具有耦接到第三节点的第六栅极端子，并且其中该第三节点介于源极跟随器晶体管与第八晶体管之间。
73.根据另一实施方案，控制电路还可包括：反相器，该反相器具有耦接到第三节点的输入端子；和锁存电路，该锁存电路具有耦接到反相器的输出端的第一输入端、第二输入端和向第三栅极端子提供控制信号的输出端。
74.根据一个实施方案，一种图像传感器可包括：成像像素阵列，该成像像素阵列布置成行和列；列输出线，该列输出线耦接到给定列的成像像素，其中列输出线被配置为提供与该给定列中的成像像素中的选定的一个成像像素相关联的输出电压；可调整电流源，该可
调整电流源向列输出线提供偏置电流；和转换速率感测和电流源控制电路，该转换速率感测和电流源控制电路被配置为在第一量值与第二量值之间调整偏置电流。
75.根据另一实施方案，转换速率感测和电流源控制电路可被配置为基于输出电压的转换速率而在第一量值与第二量值之间调整偏置电流。
76.根据另一实施方案，第二量值可大于第一量值并且转换速率感测和电流源控制电路可被配置为起初将偏置电流设置为第一量值。
77.根据另一实施方案，转换速率感测和电流源控制电路可被配置为响应于输出电压的转换速率超过阈值而将偏置电流设置为第二量值。
78.根据另一实施方案，转换速率感测和电流源控制电路可被配置为响应于转换速率下降到低于阈值而将偏置电流设置回到第一量值。
79.根据一个实施方案，一种图像传感器可包括：成像像素；列输出线，该列输出线耦接到该成像像素的列并且该列输出线被配置为提供输出电压；可调整电流源，该可调整电流源耦接到该列输出线；和控制电路，该控制电路被配置为响应于输出电压的转换速率大于阈值而增加由可调整电流源提供的偏置电流的量值。
80.前述内容仅仅说明本实用新型的原理，并且本领域技术人员可作出各种修改。前述实施方案可单独实施或以任何组合实施。