具有峰化和斜率控制的模拟均衡的制作方法

具有峰化和斜率控制的模拟均衡
1.对相关申请的交叉引用
2.本技术要求2020年12月18日提交的并且名称为analog equalization with peaking and slope control的美国专利申请号17/127，853的优先权。通过引用其全部内容将该优先权申请并入本文中。


背景技术：

3.在现代高速输入/输出(i/o)接收器中，可以利用各种类型的均衡，以便均衡发射器和接收器之间的信道的频率响应。连续时间线性均衡(ctle)是最常用的均衡技术之一。使用ctle的均衡器通常位于接收器的前端中。ctle均衡器可以是模拟高通滤波器，其抵消信道的高频衰减。
附图说明
4.图1示出了根据某些实施例的具有峰化(peaking)和斜率控制的混合连续时间线性均衡(ctle)电路。
5.图2示出了根据某些实施例的源极退化(source-degeneration)ctle和q整形(q-shaping)ctle。
6.图3示出了示出根据某些实施例的混合ctle电路的频率响应的图。
7.图4示出了示出根据某些实施例的混合ctle电路的频率响应的图。
8.图5示出了根据某些实施例的信道响应的图和组合信道和混合ctle响应的图。
9.图6示出了根据某些实施例的串行器/解串行器(serdes)接收器。
10.图7示出了根据某些实施例的示例计算系统。
11.图8示出了根据某些实施例的示例数据中心。
12.图9示出了根据某些实施例的示例机架(rack)架构。
13.图10示出了根据某些实施例的示例计算环境。
14.图11示出了根据某些实施例的示例网络接口。
15.各种附图中相同的参考数字和命名(designation)指示相同的元素。
具体实施方式
16.从发射器跨信道传输到接收器(例如，在串行器/解串行器(serdes)通信系统中)的数据可能基于信道的频率响应而失真。可以使用各种均衡技术来减轻此类失真。例如，在接收器的前端处实现的连续时间线性均衡器可用于放大或衰减信号的各种频率，以便抵消通过信道的信号的影响。在至少某些通信系统中，需要处理的最高频率是信号的奈奎斯特率(rate)，它通常被信道严重衰减。因此，在某些实现中，ctle可以放大此速率处的信号(或至少避免信号的衰减)以便均衡信道。
17.图1示出了根据某些实施例的具有峰化和斜率控制的混合连续时间线性均衡(ctle)电路100。电路100在单个级中组合了源极退化ctle(其示例在下面结合图2的202描
述)和q整形ctle(其示例在下面结合图2的204描述)的特征以提供多功能均衡电路，该均衡电路可以提供对峰值频率(本文也称为谐振频率)选择、峰值频率增益、低频解加重(de-emphasis)量和中间范围频率(mid-range frequency)斜率形状的独立控制。单个混合级还可以支持比其他均衡架构的单个级更大的均衡范围。因此，电路100(或其变体)的可调谐性可以为各种不同的信道类型和信令场景提供有效的均衡。各种实施例可以虑及不同频率处的不同斜率，同时提供基于特定信道特性的可调谐高频加重和低频解加重。
18.图1描绘了混合ctle级的高级电路图，其在单个均衡级中提供源极退化和q整形均衡器的各种部件(component)和益处。电路100包括差分放大器，其包括两个跨导器(所描绘的实施例中的晶体管堆叠(stack))，分别经由相应的介质连接到负(inn)和正(inp)输入(其中介质可以包括任何合适的材料(或材料的组合)以传送信号，包括但不限于导电材料，诸如金属)，其中一个跨导器包括晶体管102a和102b，并且另一个跨导器包括晶体管104a和104b。在一些实施例中，每个跨导器包括金属氧化物半导体场效应晶体管(mosfet)的对，包括正型(p-型)金属氧化物半导体晶体管(pmos)(例如102a或104a)和负型(n型)mos晶体管(nmos)(例如102b或104b)。该对可以形成互补mos电路(cmos)。放大器的跨导器可以被定制大小以为特定应用提供所需的增益和噪声性能。差分放大器包括电路100的有源部分并在输出端子(outp，outn)之间产生差分输出电压。然后该输出将被传递到接收器的下一级。
19.差分放大器可以任何合适的方式被偏置。在所描绘的实施例中，p-mos晶体管106a和108a以及n-mos晶体管106b和108b提供偏置。第一偏置电压pbias被施加到p-mos晶体管106a和108a的栅极并且第二偏置电压nbias被施加到n-mos晶体管106b和108b的栅极。偏置电压pbias和nbias可以由任何合适的偏置电路(未示出)供应。偏置部件有效地用作电流源以提供流过跨导器的所需电流。
20.电路100使用电感峰化作为一个均衡机制。在所示实施例中，电感器110a和110b耦合在将晶体管102a和102b的漏极耦合在一起的节点112a和将晶体管104a和104b的漏极耦合在一起的节点112b之间。输出节点(outp和outn)加载有这些电感器110a和110b以及电容负载114a和114b。电容负载114a和114b可以表示电路100或接收器的元件的电容负载(与分立电容器相对)。例如，电容负载114a可以表示第一跨导器(例如，晶体管102a和102b)的输出电容和接收器的下一级的输入电容(例如，负载级输入电容)。同样，电容负载114b可以表示第二跨导器(例如，晶体管104a和104b)的输出电容和接收器的下一级的输入电容。在一个实施例中，电感器110a和110b是对称的(例如，具有相同的电感值)。
21.在所示实施例中，可调谐电阻116耦合在电感器110a和110b之间。可调谐电阻116还耦合到共模电压118。可调谐电阻116可以以任何合适的方式实现以提供电感器110a和共模电压118之间的可调整第一电阻段以及电感器110b和共模电压118之间的可调整第二电阻段。在一些实施例中，第一电阻段和第二电阻段具有相同量的电阻。因此，为了适当地偏置输出级，电阻116可以通过共模电压118在其中点处偏置(使得电阻116的一半在中点的每一侧)。在一个实施例中，可调谐电阻116可以包括电阻元件和开关的网络，开关选择性地将电阻元件耦合到每个电感器和共模电压116之间的路径。
22.在一个实施例中，电感器110a和110b以及可调谐电阻116可以用耦合在节点112a和112b之间的两个可调谐电阻器以及放置在这两个可调谐电阻器之间的电感器代替。
23.电感器110a、电容114a和电阻116形成谐振电路(类似的谐振电路可以由电感器
110b、电容114b和电阻116形成)。在谐振电路中，分流(shunt)电感器110a与电容114a谐振，产生复极对(complex pole pair)。可以选择电感器110a的电感值以将该复极对设置在信号的奈奎斯特频率处或设置为接近信号的奈奎斯特频率(在一些实施例中，电感值可以在制造时固定，在其他实施例中，电感值可以是可调谐的)。由电感器110a和电容114a形成的lc电路的品质(q)因数取决于电阻116的配置值。因此，lc电路的q因数可以通过调谐电阻116进行调整，导致可配置的峰值增益调整。当电阻116升高时，q因数下降，并且相反地，当电阻116降低时，q因数升高。当电阻116高时，q因数是低的并且均衡器电路100将具有软谐振(soft resonance)并且将不放大谐振频率处的信号(因此谐振频率处的峰值增益随着电阻116的增加而减少)。相反地，当电阻116低时，q系数高并且均衡器电路100将具有高谐振并且将放大谐振频率处的信号。在各种实施例中，电路100的频率响应的幅度可以作为电阻116的函数随频率线性或非线性地增加。
24.在一些差分放大器实现中，连接到晶体管102a的源极的节点122a将直接连接到晶体管104a的源极处的节点122b，并且连接到晶体管102b的源极的节点124a将直接连接到晶体管104b的源极处的节点124b。然而，在所描绘的实施例中，第一源极退化(degeneration)网络120a耦合在节点122a和122b之间并且第二源极退化网络120b耦合在124a和124b之间。每个源极退化网络120包括可调整电阻124(例如124a、124b)和可调整电容126(例如126a、126b)。源极退化网络可以使能电路100的传递函数(transfer function)的斜率的形状上的附加的自由度以通过引入零/极点(pole)耦合更好地匹配信道的传递函数的形状。负载电阻(例如118)和退化电阻(例如124a和124b)两者提供的低频处的衰减的组合允许电路100支持大的输入电压摇摆(swing)。
25.图2示出了根据某些实施例的源极退化ctle 202和q整形ctle204。在源极退化ctle 202中，可以通过改变其低频响应来控制ctle的频率响应，因此影响频率响应的斜率，但不是高频峰化的量和频率。在各种实现中，可以通过调谐其电容器来修改源极退化ctle频率响应的斜率，此类调谐主要影响中间范围频率。改变可调谐电阻器值还可以虑及低频的不同级别的解加重。
26.在源极退化ctle 202中，当斜率或低频解加重改变时，频率响应峰值也改变，因此使针对具有不同频率范围处的不同斜率和高频以及低频处的不同增益要求的典型信道的匹配复杂化。
27.在q整形ctle 204中，峰化频率由谐振电路l和c设置，而峰值高度由影响输出谐振电路q因数的改变电阻器r确定。随着电阻r变化，峰值频率中的增益和低频增益两者同时改变，使得频率响应的斜率几乎保持恒定。对于需要大量峰化的信道(诸如长信道、具有奈奎斯特频率附近的凹陷(dip)的信道等)，q因数可能设置得非常高，这可能导致ctle谐振电路的过度斜率(例如40db/decade)。
28.在各种实施例中，来自源极退化ctle 202和q整形ctle 204的期望特征被组合在均衡电路(例如，100)的单级中。各种实施例可以提供独立地调整谐振频率、谐振频率的增益、低频增益和各种频率处的频率响应斜率的能力。将此类特征整合到单级中提供了超出了一起使用两个类型的均衡器(例如，以级联方式)的益处，诸如更低的电路面积消耗(由于更少的部件)、更少的负载(因为一个电路需要驱动下一个)、更少的噪声和更好的线性度中的一个或多个。
29.图3示出了根据某些实施例的混合ctle电路(例如，100)的频率响应的图300。在图中，y轴是以分贝(db)为单位的频率响应并且x轴是归一化(normalized)频率(其中归一化频率值1对应于峰值频率)。在图300中，描绘了频率响应的三个集合。第一集合302a描绘了对于r(例如，116)的第一值和对于rd(例如，124a和124b)的各种值的频率响应，第二集合302b描绘了对于r的第二值和对于rd的各种值的频率响应，并且第三集合302c描绘了对于r的第三值和对于rd的各种值的频率响应。在此描绘中，r的第一值(对应于集合302a)是最高值，r的第二值(对应于集合302b)是下一个最高值，并且r的第三值(对应于集合302c)是最低值。每个集合302描绘了当cd(例如，126a和126b)保持恒定并且rd被扫描(swept)时的对应频率响应。
30.如图所示，修改r的值控制输出谐振回路(tank)(例如，电路100的上述lc电路)的q并且因此控制谐振(峰值)频率(描述为频率100)处的增益，其可以是奈奎斯特率或接近奈奎斯特率。随着r增加，q因数下降并且因此谐振频率处的电路100的增益下降。还如图所示，修改rd的值控制源极退化安装(例如，120a和120b)，其影响低频解加重(因此集合302的每个频率响应处的损耗对于低频而言是不同的)。在所描绘的实施例中，低频范围至少包括从10-6
至10-3
的归一化频率延伸的范围。通过操纵r和rd两者，可以针对所需水平的奈奎斯特率(或其他谐振频率)增益实现不同水平的低频解加重。
31.图4示出了示出根据某些实施例的混合ctle电路(例如，100)的频率响应的图400。在图中，y轴是以db为单位的频率响应并且x轴是归一化频率。在图400中，描绘了频率响应的三个集合。第一集合402a描绘了对于r(例如，116)的第一值和对于cd(例如，126a和126b)的各种值的频率响应，第二集合402b描绘了对于r的第二值和对于cd的各种值的频率响应，并且第三集合402c描绘了对于r的第三值和对于cd的各种值的频率响应。在该描绘中，r的第一值(对应于集合402a)是最高值，r的第二值(对应于集合402b)是下一个最高值，并且r的第三值(对应于集合402c)是最低值。每个集合402描绘了rd(例如124a和124b)保持恒定时的对应的频率响应。
32.如从图中清楚的是，cd的修改影响频率响应的中间范围斜率，而不实质上影响低范围解加重。在所描述的实施例中，中间范围频率可以至少包括10-2
的归一化频率到5x10-1
的归一化频率(尽管在其他情况下可以不同地定义中间范围)。如在前面的图300中，r的修改影响谐振频率处的增益。
33.通过调谐r和rd(和/或cd)两者，可以实现针对所需水平的奈奎斯特率峰化的中间范围斜率和低频解加重的不同水平。因此，该架构可用于具有不同斜率或频率响应的信道并避免均衡不足或过度均衡。调谐可以单独控制低频段、中频段和高频段的频率响应。
34.图5示出了根据某些实施例的信道响应的图502和组合的信道和混合ctle响应的图504。图502描绘了没有均衡的情况下的示例信道响应。图504描述了信道和混合ctle(例如，100)的示例组合响应。图504描绘了针对图502中描绘的频率的子集的组合信道响应。得到的频率响应非常平坦并且不包括低频、中频、或高频空间(space)中的显着谷或波纹(ripple)。曲线的平坦度导致待校正的接收器的后续(succeeding)阶段的较少符号间干扰，从而放宽了接收器的模数转换器(adc)和相应的数字均衡的性能要求并且减少了接收器的功耗。
35.图6示出了根据某些实施例的serdes接收器600。接收器600包括模拟前端602、模
数转换器(adc)604、数字前馈均衡器(ffe)606、数字判决反馈均衡器(dfe)608，以及时钟恢复和数字控制振荡器(dco)610。模拟前端602包括匹配网络和静电放电(esd)保护612以及混合ctle 100。在操作中，信号由接收器600接收并由混合ctle 100均衡。来自混合ctle 100的输出被提供给adc 604，adc 604将均衡的模拟信号转换成数字信号。数字信号被提供给数字ffe 606和数字dfe 608，它们对数字信号执行均衡以处理未被混合ctle 100均衡的残留(residual)符号间干扰(isi)。时钟恢复可由时钟恢复&dco 610提供。dco输出时钟可用于为adc 604生成采样相位(phase)。
36.混合ctle 100可以利用相对于数字均衡电路的少量功率和芯片面积，数字均衡电路诸如是数字ffe 606和数字dfe 608。在一些实施例中，通过改进模拟均衡级的功效(例如，通过利用混合ctle 100)，可以使用更少的adc位和更少的adc后数字均衡，显著减少总serdes接收器600功率，并使其能够以更少的功率和硅成本在更硬(harder)的信道上操作。
37.尽管混合ctle 100被描绘为在利用模数转换的数字接收器中使用，但在各种实施例中，本文描述的架构(或其变体)可以用在任何合适的架构中。例如，混合ctle 100可以用在实现模拟dfe和限幅器(slicer)的接收器中。
38.下面的图描绘了可以结合上述实施例使用的系统和部件。例如，下面的图中描绘的系统或部件或其部件可以包括接收器600(和/或混合ctle 100)。因此，其中描绘的部件(例如，处理器710、接口712、接口714、图形740、加速器742、网络接口750、i/o接口760、存储器子系统720、外围接口770、存储子系统780、机架802、托架(sled)804、收发器1102或图7-11中描绘的任何其他部件可以合并混合ctle 100或其变体。
39.图7描绘了示例计算系统。系统700包括处理器710，其为系统700提供指令的处理、操作管理和执行。处理器710可以包括任何类型的微处理器、中央处理单元(cpu)、图形处理单元(gpu)、处理核或为系统700提供处理的其他处理硬件，或处理器的组合。处理器710控制系统700的整体操作，并且可以是或包括一个或多个可编程通用或专用微处理器、数字信号处理器(dsp)、可编程控制器、专用集成电路(asic)、可编程逻辑设备(pld)或诸如此类，或此类设备的组合。
40.在一个示例中，系统700包括耦合到处理器710的接口712，其可以表示用于诸如存储器子系统720或图形接口部件740，或加速器742之类的、需要更高带宽连接的系统部件的更高速接口或高吞吐量接口。接口712表示接口电路，它可以是独立部件或集成到处理器管芯上。如果存在，图形接口740对接到图形部件以向系统700的用户提供视觉显示。在一个示例中，图形接口740可以驱动向用户提供输出的高清(hd)显示器。高清可以指具有大约100ppi(每英寸像素)或更大的像素密度的显示器，并且可以包括诸如全hd(例如，1080p)、视网膜显示器、4k(超高清或uhd)之类的或其他格式。在一个示例中，显示器可以包括触摸屏显示器。在一个示例中，图形接口740基于存储在存储器730中的数据或基于处理器710执行的操作或两者生成显示。在一个示例中，图形接口740基于存储在存储器730中的数据或基于处理器710执行的操作或两者生成显示。
41.加速器742可以是固定功能卸载引擎，它可以被处理器710访问或使用。例如，加速器742中的加速器可以提供压缩(dc)能力、密码服务，诸如公钥加密(pke)、密码、哈希/认证能力、解密或其他能力或服务。在一些实施例中，附加地或替代地，加速器742中的加速器提供如本文所述的字段选择控制器能力。在一些情况下，加速器742可以集成到cpu插座中(例
如，连接到包括cpu并提供与cpu的电接口的母板或电路板的连接器)。例如，加速器742可以包括单核或多核处理器、图形处理单元、逻辑执行单元单级或多级高速缓存、可用于独立执行程序或线程的功能单元、专用集成电路(asic)、神经网络处理器(nnp)、可编程控制逻辑和可编程处理元件，诸如现场可编程门阵列(fpga)。加速器742可以提供多个神经网络、cpu、处理器核、通用图形处理单元，或者图形处理单元可用于供人工智能(ai)或机器学习(ml)模型使用。例如，ai模型可以使用或包括以下内容中的任何内容或组合：强化学习方案、q学习方案、深度q学习或异步高级演员评论家(actor-critic)(a3c)、组合(combinatorial)神经网络、递归组合神经网络，或其他ai或ml模型。多个神经网络、处理器核或图形处理单元可用于供ai或ml模型使用。
42.存储器子系统720表示系统700的主存储器并且为要由处理器710执行的代码或要在执行例程中使用的数据值提供存储。存储器子系统720可以包括一个或多个存储器设备730，诸如只读存储器(rom)、闪存、一种或多种随机存取存储器(ram)，诸如dram，或其他存储器设备，或此类设备的组合。除其他之外，存储器730存储和托管操作系统(os)732以提供用于在系统700中执行指令的软件平台。此外，应用734可以在来自存储器730的os 732的软件平台上执行。应用734表示如下程序，其有其自己的操作逻辑来执行一个或多个功能的执行。过程736表示向os 732或一个或多个应用734或组合提供辅助功能的代理或例程。os 732、应用734和过程736提供软件逻辑以为系统700提供功能。在一个示例中，存储器子系统720包括存储器控制器722，其是生成命令并向存储器730发出命令的存储器控制器。应当理解，存储器控制器722可以是处理器710的物理部分或接口712的物理部分。例如，存储器控制器722可以是集成存储器控制器，集成到具有处理器710的电路上。
43.虽然没有具体说明，但是应当理解，系统700可以包括设备之间的一个或多个总线或总线系统，诸如存储器总线、图形总线、接口总线或其他总线。总线或其他信号线可以将部件通信地或电地耦合在一起，或者既通信又电地耦合部件。总线可以包括物理通信线路、点对点连接、桥接器、适配器、控制器或其他电路或组合。总线可以包括，例如，系统总线、外围部件互连(pci)总线、超传输或工业标准架构(isa)总线、小型计算机系统接口(scsi)总线、通用串行总线(usb)，或电气和电子工程师协会(ieee)标准1394总线(火线)中的一个或多个。
44.在一个示例中，系统700包括可以耦合到接口712的接口714。在一个示例中，接口714表示接口电路，其可以包括独立部件和集成电路。在一个示例中，多个用户接口部件或外围部件或两者耦合到接口714。网络接口750为系统700提供通过一个或多个网络与远程设备(例如，服务器或其他计算设备)通信的能力。网络接口750可以包括以太网适配器、无线互连部件、蜂窝网络互连部件、usb(通用串行总线)或其他有线或无线基于标准或专有接口。网络接口750可以将数据传输到同一数据中心或机架中的设备或远程设备，这可以包括发送存储在存储器中的数据。网络接口750可以从远程设备接收数据，这可以包括将接收到的数据存储到存储器中。可以结合网络接口750、处理器710和存储器子系统720使用各种实施例。
45.在一个示例中，系统700包括一个或多个输入/输出(i/o)接口760。i/o接口760可以包括一个或多个接口部件，用户通过其与系统700交互(例如，音频、字母数字、触觉/触摸或其他对接)。外围接口770可以包括上面没有具体提到的任何硬件接口。外围设备一般指
从属地连接到系统700的设备。从属连接是系统700提供操作在其上执行的软件平台或硬件平台或两者并且用户与之交互的连接。
46.在一个示例中，系统700包括以非易失性方式存储数据的存储子系统780。在一个示例中，在某些系统实现中，存储装置780的至少某些部件可以与存储器子系统720的部件重叠。存储子系统780包括(一个或多个)存储设备784，其可以是或包括用于以非易失性方式存储大量数据的任何常规介质，诸如一个或多个磁盘、固态或基于光的盘，或组合。存储装置784以持久状态保持代码或指令和数据786(即，尽管去往系统700的电力中断，该值仍被保留)。存储装置784可以一般地被认为是“存储器”，尽管存储器730通常是执行或操作存储器以向处理器710提供指令。尽管存储装置784是非易失性的，但是存储器730可以包括易失性存储器(即，如果中断去往系统700的电力，则数据的值或状态是不确定的)。在一个示例中，存储子系统780包括控制器782以与存储装置784对接。在一个示例中，控制器782是接口714或处理器710的物理部分或者可以包括处理器710和接口714两者中的电路或逻辑。
47.易失性存储器是如果去往设备的电力中断则其状态(以及因此存储在其中的数据)不确定的存储器。动态易失性存储器需要刷新存储在设备中的数据以保持状态。动态易失性存储器的一个示例包括dram(动态随机存取存储器)或一些变体，诸如同步dram(sdram)。如本文所述的存储器子系统可以与多个存储器技术兼容，多个存储器技术诸如是ddr3(双数据速率版本3，由jedec(联合电子设备工程委员会)于2007年6月27日最初发布)。ddr4(ddr版本4，jedec于2012年9月发布的初始规范)、ddr4e(ddr版本4)、lpddr3(低功率ddr版本3、jesd209-3b，jedec于2013年8月发布)、lpddr4)lpddr版本4、jesd209-4、最初由jedec于2014年8月发布)、wio2(宽输入/输出版本2，最初由jedec于2014年8月发布的jesd229-2、hbm(高带宽存储器，jesd325，最初由jedec于2013年10月发布)、lpddr5(jedec目前正在讨论中)、hbm2(hbm版本2)，jedec目前正在讨论中，或其他或存储器技术的组合，以及基于此类规范的衍生或扩展的技术。jedec标准可在www.jedec.org处获得。
48.非易失性存储器(nvm)设备是即使去往设备的电力中断其状态也是确定的存储器。在一个实施例中，nvm设备可以包括块可寻址存储器设备，诸如nand技术，或更具体地，多阈值级nand闪存(例如，单级单元(“slc”)、多级单元(“mlc”)、四级单元(“qlc”)、三级单元(“tlc”)或其他一些nand)。nvm设备还可以包括字节可寻址写就位(write-in-place)三维交叉点存储器设备，或其他字节可寻址写就位nvm设备(也称为持久存储器)，诸如单级或多级相变存储器(pcm)或带开关的相变存储器(pcms)、使用硫族化物相变材料(例如硫族化物玻璃)的nvm设备、包括金属氧化物基，氧空位(vacancy)基和导电桥随机存取存储器(cb-ram)的电阻存储器、纳米线存储器、铁电随机存取存储器(feram、fram)、合并忆阻器技术的磁阻随机存取存储器(mram)、自旋转移力矩(stt)-mram、基于自旋电子磁结存储器的器件、基于磁隧道结(mtj)的器件、基于dw(畴壁(domain wall))和sot(自旋轨道传输)的器件、基于晶闸管的存储器设备、或上述任何内容的组合，或其他存储器。
49.电源(未描绘)向系统700的部件提供电力。更具体地，电源通常对接到系统700中的一个或多个电源以向系统700的部件提供电力。在一个示例中，电源包括ac到dc(交流到直流)适配器以插入墙上插座中。这样的ac电源可以是可再生能量(例如，太阳能)电源。在一个示例中，电源包括dc电源，诸如外部ac到dc转换器。在一个示例中，功率源或电源包括无线充电硬件以通过接近充电场来充电。在一个示例中，电源可以包括内部电池、交流电
源、基于运动的电源、太阳能电源或燃料电池源。
50.在示例中，系统700可以使用处理器、存储器、存储装置、网络接口和其他部件的互联的计算托架来实现。可以使用高速互连，诸如：以太网(ieee 802.3)、远程直接存储器访问(rdma)、infiniband、因特网广域rdma协议(iwarp)、快速udp因特网连接(quic)、融合以太网rdma(roce)、外围部件互连快速(pcie)、英特尔快速路径互连(qpi)、英特尔超路径互连(upi)、英特尔片上系统结构(iosf)、全能路径、计算快速链接(cxl)、超传输、高速结构、nvlink、高级微控制器总线架构(amba)互连、opencapi、gen-z、加速器高速缓存一致性互连(ccix)、3gpp长期演进(lte)(4g)、3gpp 5g及其变型。在各种实施例中，如本文所述的混合ctle电路(例如，100或其变型)可用于均衡经由任何合适的高速互连发送的信号，任何合适的高速互连诸如是上述那些或其他合适的互连。数据可被复制或存储到使用结构上nvme(nvme-of)或nvme之类的协议的虚拟化存储节点。
51.本文的实施例可以在各种类型的计算和联网设备中实现，联网设备诸如是交换机、路由器、机架和刀片服务器，诸如在数据中心和/或服务器场环境中使用的那些。数据中心和服务器场中使用的服务器包括阵列式服务器配置，诸如基于机架的服务器或刀片服务器。这些服务器经由各种网络规定在通信中互连，诸如将服务器的集合划分为局域网(lan)，具有lan之间的适当的交换和路由设施以形成专用内联网。例如，云托管设施通常可以采用具有大量服务器的大型数据中心。刀片包括单独的计算平台，该平台被配置为执行服务器类型的功能，即“卡上服务器”。因此，每个刀片包括常规服务器共有的部件，包括主印刷电路板(主板)，其提供用于耦合适当的集成电路(ic)和安装到板上的其他部件的内部布线(即，总线)。
52.图8描绘了数据中心的示例。如图8中所示，数据中心800可以包括光学结构(optical fabric)812。光学结构812通常可以包括光信令介质(诸如光缆)和光交换基础设施的组合，数据中心800中的任何特定的托架可以经由其将信号发送到数据中心800中的其他托架中的每个(并从其接收信号)。光学结构812向任何给定托架提供的信令连接性可以包括去往相同机架中的其他托架和其他机架中的托架两者的连接性。数据中心800包括四个机架802a至802d以及机架802a至802d容纳相应的成对托架804a-1和804a-2、804b-1和804b-2、804c-1和804c-2以及804d-1和804d-2。因此，在该示例中，数据中心800包括总共八个托架。光学结构812可以为每个托架提供与七个其他托架中的一个或多个的信令连接性。例如，经由光学结构812，机架802a中的托架804a-1可以拥有与机架802a中的托架804a-2以及分布在数据中心800的其他机架802b、802c和802d中的六个其他托架804b-1、804b-2、804c-1、804c-2、804d-1和804d-2的信令连接性。实施例不限于此示例。
53.图9描绘了机架架构，使得多个托架空间可以插入托架。托架空间可以通过机架访问区域901以机器人方式访问。在特定的非限制性示例中，机架架构900的特征为五个托架空间903-1至903-5。托架空间903-1至903-5的特征为相应的多用途连接器模块(mpcm)916-1至916-5。
54.图10描绘了包括多个计算机架1002的环境1000，每个计算机架包括架顶式(tor)交换机(switch)1004、舱(pod)管理器1006和多个池化系统抽屉(drawer)。可以在交换机中使用各种实施例。通常，池化系统抽屉可以包括池化计算抽屉和池化存储抽屉。可选地，池化系统抽屉还可以包括池化存储器抽屉和池化输入/输出(i/o)抽屉。在所示实施例中，池
化系统抽屉包括池化计算机抽屉1008和atom
tm
池化计算抽屉1010、池化存储抽屉1012、池化存储器抽屉1014和池化i/o抽屉1016。池化系统抽屉中的每个都经由高速链路1018连接到tor交换机1004，高速链路1018诸如是40吉比特/秒(gb/s)或100gb/s以太网链路或100+gb/s硅光子学(siph)光链路。在一个实施例中，高速链路1018包括800gb/s siph光链路。
55.多个计算机架1002可以经由它们的tor交换机1004互连(例如，到舱级交换机或数据中心交换机)，如到网络1020的连接所示。在一些实施例中，计算机架1002的组经由(一个或多个)舱管理器1006作为单独的舱管理。在一个实施例中，单个舱管理器用于管理舱中的所有机架。替代地，分布式舱管理器可用于舱管理操作。
56.环境1000还包括用于管理环境的各种方面的管理接口1022。这包括管理机架配置，相应的参数存储为机架配置数据1024。
57.图11描绘了可以使用实施例或被实施例使用的网络接口。网络接口1100的各种处理器可以使用本文描述的技术来提供处理器1104的核的操作参数。例如，如果处理器1104的第一核执行分组处理并且处理器1104的第二核执行电源管理过程，则根据本文描述的实施例第二核可以修改第一核的操作参数。
58.网络接口1100可以包括收发器1102、处理器1104、传输队列1106、接收队列1108、存储器1110和总线接口1112，以及dma引擎1126。收发器1102可能能够按照适用的协议，诸如ieee 802.3中描述的以太网，接收和传输分组，尽管也可以使用其他协议。收发器1102可以经由网络介质(未描绘)从网络接收分组和向网络传输分组。收发器1102可以包括物理层(phy)电路1114和介质访问控制(mac)电路1116。phy电路1114可以包括编码和解码电路(未示出)以根据适用的物理层规范或标准编码和解码数据分组。mac电路1116可以被配置为将要传输的数据组装成分组，其包括目的地和源地址连同网络控制信息和纠错哈希值。mac电路1116可以被配置为通过验证数据完整性、移除前导和填充以及提供分组内容以供更高层处理来处理接收到的分组的mac报头。
59.处理器1104可以是以下内容的组合：处理器、核、图形处理单元(gpu)、现场可编程门阵列(fpga)、专用集成电路(asic)或允许网络接口1100的编程的其他可编程硬件设备。例如，处理器1104可以提供中间队列的分配或解除分配(deallocation)。例如，“智能网络接口”可以使用处理器1104在网络接口中提供分组处理能力。
60.分组分配器1124可以使用本文描述的时隙分配或rss提供接收分组的分发以供多个cpu或核处理。当分组分配器1124使用rss时，分组分配器1124可以基于接收到的分组的内容计算哈希值或进行另一确定以确定哪个cpu或核要处理分组。
61.中断合并(coalesce)1122可以执行中断调节(moderation)，由此网络接口中断合并1122在生成对主机系统的中断以处理(一个或多个)接收到的分组之前等待多个分组到达，或者等待超时到期。接收段合并(rsc)可以由网络接口1100执行，由此将传入的分组的部分组合成分组的段。网络接口1100将此合并的分组提供给应用。
62.直接存储器访问(dma)引擎1126可以将分组报头、分组净荷和/或描述符直接从主机存储器复制到网络接口，或反之亦然，而不是将分组复制到主机处的中间缓冲器并且然后使用从中间缓冲器到目的地缓冲器的另一个复制操作。
63.存储器1110可以是任何类型的易失性或非易失性存储器设备，并且可以存储用于
对网络接口1100进行编程的任何队列或指令。传输队列1106可以包括用于通过网络接口传输的数据或对数据的引用。接收队列1108可以包括通过网络接口从网络接收的数据或对数据的引用。描述符队列1120可以包括引用传输队列1106或接收队列1108中的数据或分组的描述符。总线接口1112可以提供与主机设备(未描绘)的接口。例如，总线接口1112可以与外围连接外围部件互连(pci)、pci express、pci-x、串行ata(sata)和/或通用串行总线(usb)兼容接口兼容(尽管其他互连标准也可以使用)。
64.在一些示例中，本文描述的网络接口和其他实施例可以结合基站(例如，3g、4g、5g以及诸如此类)、宏基站(例如，5g网络)、微微站(例如，ieee 802.11兼容接入点)、纳米站(例如，用于点对多点(ptmp)应用)使用。
65.设计可以经历各种阶段，从创建到模拟再到制造。表示设计的数据可以多个方式表示设计。首先，由于在模拟中有用，所以可以使用硬件描述语言(hdl)或其他功能描述语言来表示硬件。此外，可以在设计过程的某些阶段处产生具有逻辑和/或晶体管门的电路级模型。而且，大多数设计在某个阶段处达到表示各种设备在硬件模型中的物理放置的数据的级别。在使用常规半导体制造技术的情况下，表示硬件模型的数据可以是指定用于用于生产集成电路的掩模的不同掩模层上的各种特征存在或不存在的数据。在一些实现中，此类数据可以以数据库文件格式存储，数据库文件格式诸如是图形数据系统ii(gds ii)、开放式作品系统交换标准(oasis)或类似格式。
66.在一些实现中，除其他示例之外，基于软件的硬件模型以及hdl和其他功能描述语言对象可以包括寄存器传输语言(rtl)文件。这样的对象可以是机器可解析的，使得设计工具可以接受hdl对象(或模型)，针对所描述硬件的属性解析hdl对象，并根据对象确定物理电路和/或片上布局。设计工具的输出可用于制造物理设备。例如，设计工具可以从hdl对象确定各种硬件和/或固件元素的配置，诸如总线宽度、寄存器(包括大小和类型)、存储器块、物理链接路径、结构拓扑、将实现以便实现在hdl对象中建模的系统的其他属性。设计工具可以包括用于确定片上系统(soc)和其他硬件设备的拓扑和结构配置的工具。在某些情况下，hdl对象可以用作用于开发模型和设计文件的基础，制造设备可以使用这些模型和设计文件来制造所描述的硬件。实际上，hdl对象本身可以被提供作为制造系统软件的输入以导致所描述的硬件。
67.在设计的任何表示中，数据可以存储在任何形式的机器可读介质中。存储器或诸如盘之类的磁或光存储装置可以是机器可读介质以存储经由调制或以其他方式生成以传输此类信息的光波或电波传输的信息。当传输指示或携带代码或设计的电载波时，在执行电信号的复制、缓冲或重新传输的程度上，制作新的副本。因此，通信提供商或网络提供商可以至少暂时地在有形的机器可读介质上存储体现本公开的实施例的技术的制品，诸如编码到载波中的信息。
68.在各种实施例中，可以将存储设计的表示的介质提供给制造系统(例如，能够制造集成电路和/或相关部件的半导体制造系统)。设计表示可以指示系统制造能够执行上述功能的任何组合的设备。例如，设计表示可以向系统指示关于要制造哪些部件、部件应该如何耦合在一起、部件应该放置在设备上的何处和/或关于关于要制造的设备的其他合适的规范。
69.如本文所用或如附图中所描绘的模块是指硬件、软件和/或固件的任何组合。作为
示例，模块包括诸如微控制器之类的硬件，其与非暂时性介质相关联以存储适于由微控制器执行的代码。因此，在一个实施例中，提及模块是指硬件，其被具体配置为识别和/或执行要保持在非暂时性介质上的代码。此外，在另一个实施例中，模块的使用是指包括代码的非暂时性介质，其具体适于由微控制器执行以执行预定操作。并且可以推断，在又一个实施例中，术语模块(在该示例中)可以指代微控制器和非暂时性介质的组合。通常，被示出为单独的模块边界通常不同并且可能重叠。例如，第一和第二模块可以共享硬件、软件、固件或其组合，而可能保留一些独立的硬件、软件或固件。在一个实施例中，术语逻辑的使用包括硬件，诸如晶体管、寄存器，或其他硬件，诸如可编程逻辑设备。
70.逻辑可用于实现本文所述的任何流程或本文所述的各种系统或部件的功能性。“逻辑”可以指硬件、固件、软件和/或每个的组合以执行一个或多个功能。在各种实施例中，逻辑可以包括可操作以执行软件指令的微处理器或其他处理元件、诸如专用集成电路(asic)之类的分立逻辑、诸如现场可编程门阵列(fpga)之类的可编程逻辑设备、包含指令的存储设备、逻辑设备的组合(例如，将在印刷电路板上找到的)或其他合适的硬件和/或软件。逻辑可以包括一个或多个门或其他电路部件。在一些实施例中，逻辑也可以完全体现为软件。软件可以体现为记录在非暂时性计算机可读存储介质上的软件包、代码、指令、指令集和/或数据。固件可以体现为代码、指令或指令集和/或数据，它们在存储设备中硬编码(例如，非易失性)。
71.在一个实施例中，短语
‘
用以’或
‘
被配置为’的使用是指布置、放在一起、制造、提供以销售、进口和/或设计装置、硬件、逻辑或元件来执行指定或确定的任务。在该示例中，如果装置或其元件被设计、耦合和/或互连以执行指定的任务，则没有在操作的装置或其元件仍然“被配置为”执行所述指定的任务。作为纯粹的说明性示例，逻辑门可以在操作期间提供0或1。但是“被配置为”向时钟提供使能信号的逻辑门并不包括可能提供1或0的每个潜在逻辑门。相反，逻辑门是以在操作期间1或0输出将使能时钟的某方式耦合的逻辑门。再次注意，术语“被配置为”的使用不需要操作，而是关注装置、硬件和/或元件的潜在状态，其中在潜在状态中，装置、硬件和/或元件是设计为在装置、硬件和/或元件操作时执行特定任务。
72.此外，在一个实施例中，短语“能够/用以”和/或“可操作以”的使用指的是一些装置、逻辑、硬件和/或元件，其以这样的方式被设计为使能以指定的方式使用装置、逻辑、硬件和/或元件。如上所述，在一个实施例中，用以、能够用以或可操作以的使用是指装置、逻辑、硬件和/或元件的潜在状态，其中该装置、逻辑、硬件和/或元件是不在操作，但以此类方式被设计为以指定方式使能对设备的使用。
73.如本文所用，值包括数字、状态、逻辑状态或二进制逻辑状态的任何已知表示。通常，逻辑电平、逻辑值或逻辑的值的使用也被称为1和0，它们简单地表示二进制逻辑状态。例如，1是指高逻辑电平并且0是指低逻辑电平。在一个实施例中，诸如晶体管或闪存单元之类的存储单元可能能够保持单个逻辑的值或多个逻辑的值。然而，已经使用了计算机系统中的值的其他表示。例如，十进制数十也可以表示为二进制值1010和十六进制字母a。因此，值包括能够保持在计算机系统中的任何信息表示。
74.此外，状态可以由值或值的部分来表示。例如，第一值，诸如逻辑的一，可以表示默认或初始状态，而第二值，诸如逻辑的零，可以表示非默认状态。此外，在一个实施例中，术
语重置和设置分别指代默认和更新值或状态。例如，默认值可能包括高逻辑的值，即重置，而更新值可能包括低逻辑的值，即设置。请注意，可以使用值的任何组合来表示任何数量的状态。
75.上述方法、硬件、软件、固件或代码的实施例可以经由存储在机器可访问、机器可读、计算机可访问或计算机可读介质上的指令或代码来实现，其可由处理元件执行。机器可访问/可读介质包括以机器可读形式提供(即，存储和/或传输)信息的任何机制，诸如计算机或电子系统。例如，机器可访问的介质包括随机存取存储器(ram)，诸如静态ram(sram)或动态ram(dram)；rom；磁或光学存储介质；闪存设备；电存储设备；光学存储设备；声学存储设备；用于保持从暂时性(传播的)信号(例如，载波、红外信号、数字信号)接收到的信息的其他形式的存储设备；等等，它们与可以从那里接收信息的非暂时性介质区分开来。
76.用于对逻辑进行编程以执行本公开的实施例的指令可以存储在系统中的存储器内，诸如dram、高速缓存、闪存或其他存储装置。此外，指令可以经由网络或通过其他计算机可读介质来分发。因此，机器可读介质可以包括用于以机器(例如，计算机)可读的形式存储或传输信息的任何机构，但是不限于软盘、光盘、压缩盘、只读存储器(cd-rom)和磁光盘、只读存储器(rom)、随机存取存储器(ram)、可擦除可编程只读存储器(eprom)、电可擦除可编程只读存储器(eeprom)、磁卡或光卡、闪存或用在通过电、光、声或其他形式的传播信号(例如，载波、红外信号、数字信号等)在因特网上传输信息中的有形的机器可读存储装置。因此，计算机可读介质包括适合于以机器(例如，计算机)可读的形式存储或传输电子指令或信息的任何类型的有形的机器可读介质。
77.贯穿本说明书对“一个实施例”或“一实施例”的引用意味着结合该实施例描述的特定特征、结构或特性被包括在本公开的至少一个实施例中。因此，贯穿本说明书在各处出现的短语“在一个实施例中”或“在一实施例中”不一定都指代相同的实施例。此外，可以在一个或多个实施例中以任何合适的方式组合特定特征、结构或特性。
78.在前面的说明书中，已经参考具体示例性实施例给出了详细描述。然而，将清楚的是，可以对其进行各种修改和改变而不背离所附权利要求书中所记载的本公开的更广泛的精神和范围。因此，说明书和附图被认为是说明意义的而不是限制意义的。此外，前述实施例和其他示例性语言的使用不一定指代相同的实施例或相同的示例，但是可以指代不同和相异的实施例，以及可能指代相同的实施例。
79.示例1可以包括一种装置，其包括传送信号的至少一个介质；和对信号执行均衡的模拟均衡电路，其中模拟均衡电路包括独立可调谐的参数，包括峰值频率增益和中间范围频率响应斜率。
80.示例2可以包括示例1的主题，其中模拟均衡电路的独立可调谐的参数还包括低频解加重量。
81.示例3可以包括示例1-2中任一项的主题，其中模拟均衡电路在单个均衡级中包括差分放大器、谐振电路和源极退化网络。
82.示例4可以包括示例1-3中任一项的主题，其中模拟均衡电路包括第一可调谐电阻，其中第一可调谐电阻调谐峰值频率增益。
83.示例5可以包括示例4的主题，其中第一可调谐电阻包括耦合在模拟均衡电路的差分输出之间的两个相等电阻段，其中两个电阻段分别耦合到共模电压。
84.示例6可以包括示例4-5中任一项的主题，其中模拟均衡电路包括第二可调谐电阻，其中第二可调谐电阻调谐模拟均衡电路的低频解加重量。
85.示例7可以包括示例1-6中任一项的主题，其中模拟均衡电路包括可调谐电容，其中可调谐电容调谐中间范围频率响应斜率。
86.示例8可以包括示例1-7中任一项的主题，其中模拟均衡电路包括耦合在第一可调谐电阻的第一部分和第一输出之间的第一电感器；耦合在第一可调谐电阻的第二部分和第二输出之间的第二电感器；与第二可调谐电阻并联的第一可调谐电容器；以及与第三可调谐电阻并联的第二可调谐电容器。
87.示例9可以包括示例1-8中任一项的主题，其中模拟均衡电路包括与第一可调谐电阻并联的第一可调谐电容；以及与第二可调谐电阻并联的第二可调谐电容。
88.示例10可以包括示例1-7和9中任一项的主题，其中模拟均衡电路包括耦合在第一可调谐电阻器和第二可调谐电阻器之间的电感器，其中电感器、第一可调谐电阻器和第二可调谐电阻器耦合在模拟均衡电路的第一输出和第二输出之间。
89.示例11可以包括一种系统，该系统包括接收器前端，该接收器前端包括至少一个介质以传送信号；以及模拟均衡电路以对信号执行均衡，其中模拟均衡电路包括独立可调谐的参数，包括峰值频率增益和中间范围频率响应斜率。
90.示例12可以包括示例11的主题，其中模拟均衡电路的独立可调谐的参数还包括低频解加重量。
91.示例13可以包括示例11-12中任一项的主题，其中模拟均衡电路包括在单个均衡级中的差分放大器、谐振电路和源极退化网络。
92.示例14可以包括示例11-13中任一项的主题，其中模拟均衡电路包括第一可调谐电阻，其中第一可调谐电阻调谐峰值频率增益。
93.示例15可以包括示例14的主题，其中第一可调谐电阻包括耦合在模拟均衡电路的差分输出之间的两个相等电阻段，其中两个电阻段分别耦合到共模电压。
94.示例16可以包括示例14-15中任一项的主题，其中模拟均衡电路包括第二可调谐电阻，其中第二可调谐电阻调谐模拟均衡电路的低频解加重量。
95.示例17可以包括示例11-16中任一项的主题，其中模拟均衡电路包括可调谐电容，其中可调谐电容调谐中间范围频率响应斜率。
96.示例18可以包括示例11-17中任一项的主题，其中模拟均衡电路包括耦合在第一可调谐电阻的第一部分和第一输出之间的第一电感器；耦合在第一可调谐电阻的第二部分和第二输出之间的第二电感器；与第二可调谐电阻并联的第一可调谐电容器；以及与第三可调谐电阻并联的第二可调谐电容器。
97.示例19可以包括示例11-18中任一项的主题，其中模拟均衡电路包括与第一可调谐电阻并联的第一可调谐电容；以及与第二可调谐电阻并联的第二可调谐电容。
98.示例20可以包括示例11-17和19中任一项的主题，其中模拟均衡电路包括耦合在第一可调谐电阻器和第二可调谐电阻器之间的电感器，其中电感器、第一可调谐电阻器和第二可调谐电阻器耦合在模拟均衡电路的第一输出和第二输出之间。
99.示例21可以包括示例11-20中任一项的主题，还包括模数转换器(adc)以将模拟均衡电路的输出转换为数字信号。
100.示例22可以包括示例11-21中任一项的主题，还包括数字均衡电路以对adc转换器的输出执行均衡。
101.示例23可以包括示例11-22中任一项的主题，还包括处理器单元，处理器单元包括中央处理单元、图形处理单元、加速器、现场可编程门阵列、神经网络处理单元、人工智能处理单元、推理引擎、数据处理单元或基础设施处理单元。
102.示例24可以包括示例23的主题，还包括通信地耦合到处理器单元的电池、显示器或网络接口控制器中的至少一个。
103.示例25可以包括一种方法，该方法包括调整模拟均衡电路的独立可调谐的参数以对信号执行均衡，其中独立可调谐的参数包括峰值频率增益和中间范围频率响应斜率。
104.示例26可以包括示例25的主题，其中模拟均衡电路的独立可调谐的参数还包括低频解加重量。
105.示例27可以包括示例25-26中任一项的主题，还包括设置第一可调谐电阻以调谐峰值频率增益。
106.示例28可以包括示例27的主题，还包括设置第二可调谐电阻以调谐低频解加重量。
107.示例29可以包括示例25-28中任一项的主题，还包括设置可调谐电容以调谐中范围频率响应斜率。
108.示例30可以包括示例11-20中任一项的主题，还包括模拟判决反馈均衡器。