1.本发明属于移动通信领域，涉及支持多种帧结构时序的配置方法，尤其是同一基站支持多种帧结构时序的方法和装置。
背景技术：
：：2.移动通信系统帧结构对传输性能有较大影响，某些低时延业务要求传输时间间隔(transmissiontimeinterval，tti)较短的子帧设计，但tti过短的子帧又可能会造成大数据包业务的分段，影响连续传输性能。然而，现行的帧结构设计相对固定，一般的，通信基站设备只支持一种帧结构时序配置，因此，只能与同一种终端进行通信，如果需要同时支持四种不同帧结构时序的终端通信，则运营商需要铺设四套不同的通信基站，因此，现有技术难以满足多样化业务传输需求。3.例如，一篇申请号为cn201710969079.2的发明专利，公开了一种无线帧结构及其配置方法和配置装置及物理信道结构，其中的无线帧结构包括：第一类型帧结构和第二类型帧结构，所述第一类型帧结构和所述第二类型帧结构的子帧长度相同、且子帧中包含的传输时间间隔tti数量和tti包含的符号数量中的至少一项不同。该发明提供的无线帧结构包括不同类型的帧结构，这些不同类型的帧结构具有不同的传输时间间隔信息，能够满足多样化业务传输需求。该发明不仅软件架构复杂，而且每种帧结构只能针对对应一种帧结构终端通信。技术实现要素：4.在下文中给出了关于本发明实施例的简要概述，以便提供关于本发明的某些方面的基本理解。应当理解，以下概述并不是关于本发明的穷举性概述。它并不是意图确定本发明的关键或重要部分，也不是意图限定本发明的范围。其目的仅仅是以简化的形式给出某些概念，以此作为稍后论述的更详细描述的前序。5.根据本技术的一个方面，提供一种多种帧结构配置方法，其包括：6.配置n种帧结构时序；7.计算每种帧模式的上下行时间；8.把每种帧模式的上下行时间配置到相应的寄存器中；9.按照计算的精准上下行时间进行打开/关闭总线接口axiq；10.判决反馈均衡器按照配置好的时序进行填充n*10个时隙的iq数据；11.根据配置好的多种帧结构时序进行接收和发射。12.进一步的，配置多种帧结构时序，可以是把每种帧结构写入到代码中，程序运行时自动运行四种不同的帧结构时序；也可以在核心网人为的更改四种不同帧结构配置。13.作为一个具体的实例，所述配置多种帧结构时序是配置4种帧结构时序，具体包括：配置20ms无线窗口，填充5ms帧结构1，填充5ms帧结构2，填充5ms帧结构3，填充5ms帧结构4，最后运行20ms无线窗口。这4种帧结构时序包括4种帧结构按顺序排列组形成帧结构组合时序。每种帧结构是10个时隙，四种帧结构就是10*4＝40，则判决反馈均衡器按照配置好的时序进行填充40个时隙的iq数据。14.作为一个具体的实例，所述配置多种帧结构时序可以是配置其他数量的帧结构时序，例如3种帧结构时序，即配置三种帧结构写入到寄存器中，每种帧结构5ms，则收发iq时间改为15ms即可。15.进一步的，所述多种帧结构时序包括多种帧结构按顺序排列组形成帧结构组合时序，每种帧结构的参数包括下行帧时隙d_slot、特殊符号s和上行时隙数u_slot等帧结构参数。一种帧结构包含10个时隙，每个时隙包含14个符号。16.根据本技术的另一方面，提供一种多种帧结构配置装置，其包括：17.配置单元，用于配置多种帧结构时序；18.上下行时间计算单元，用于计算每种帧模式的上下行时间；19.上下行时间配置单元，用于把每种帧模式的上下行时间配置到相应的寄存器中；20.总线接口axiq单元，按照计算的精准上下行时间进行打开/关闭总线接口axiq；21.判决反馈均衡器单元，判决反馈均衡器按照配置好的时序进行填充40个时隙的iq数据；22.收发单元，根据配置好的多种帧结构时序进行接收和发射。23.根据本技术的再一方面，提供一种应用上述多种帧结构配置方法或装置的基站。24.本发明采用上述方案，具有如下优点：25.1、提出了可以支持配置多种完全不同的帧结构时序，例如4中帧结构时序，每5ms为一种帧时序配比，20ms帧结构时间窗由四种不同的帧时序组成；26.2、提出了同时支持四种不同帧结构时序的终端同时进行通信的机制；27.3、提出了与四种不同帧结构终端通信相比，节省了三套通信设备；提高了终端接入能力，相当于节省了三套基站建设费用，大大的降低通信系统建设成本。与四种不同帧结构终端通信相比，节省了三套通信设备；提高了终端接入能力，相当于节省了三套基站建设费用，大大的降低通信系统建设成本。附图说明28.本发明可以通过参考下文中结合附图所给出的描述而得到更好的理解，其中在所有附图中使用了相同或相似的附图标记来表示相同或者相似的部件。所述附图连同下面的详细说明一起包含在本说明书中并且形成本说明书的一部分，而且用来进一步举例说明本发明的优选实施例和解释本发明的原理和优点。在附图中：29.图1为本发明实施例的多种帧结构配置方法的流程图；30.图2为本发明实施例的配置四种帧结构时序的流程图；31.图3为本发明实施例中20ms的4种帧结构时序图；32.图4为本发明实施例中每5ms的帧结构时序图；33.图5为本发明实施例中每个特殊时隙的时序图。具体实施方式34.下面将参照附图来说明本发明的实施例。在本发明的一个附图或一种实施方式中描述的元素和特征可以与一个或更多个其它附图或实施方式中示出的元素和特征相结合。应当注意，为了清楚的目的，附图和说明中省略了与本发明无关的、本领域普通技术人员已知的部件和处理的表示和描述。35.作为一个具体的实施例，本发明提供一种基站支持四种帧结构时序配置，同时支持与四种不同帧结构的终端进行通信的时序实现方案，以间隔子载波为30khz为例，每5ms为一种帧结构，20ms收发时序可以用来收发四种不同帧结构的终端设备数据。36.参见图1，该多种帧结构配置方法具体包括如下过程：37.(1).配置四种帧结构时序；配置流程图如图2所示，38.(2).计算每种帧模式的上下行时间；39.(3).把每种模式的上下行时间配置到相应的寄存器中；40.(4).按照计算的精准上下行时间进行打开/关闭总线接口axiq；41.(5).判决反馈均衡器vspa按照配置好的时序进行填充40个时隙的iq数据；42.(6).根据配置好的四种帧结构时序进行接收和发射。43.判决反馈均衡器vspa相当于通用芯片中的dfe模块。44.其工作原理介绍如下：整体架构是一种软件架构，它依赖于系统的api构建一个作为l1应用程序主干的综合基础应用，实现了改架构的通用功能处理，架构中不同的参与者之间的关键区别在于他们的优先级：代理是最高优先级的，过程是低优先级的。此外，代理倾向于一个特定的领域，即无线电控制、定时控制、vspa控制，而过程是将所有参与者连接在一起的应用程序。时序控制模块根据需要配置出4种帧模式，计算出每种帧模式的上下行精准时间，写入到时序配置寄存器中，再根据精准的上下行时间打开/关闭总线接口axiq使能开关，vpsa根据时序控制模块给定的模式填充40个时隙，对应于一个20ms的无线帧窗口进行收发iq数据。45.本实施例中，4种帧结构时序包括4种帧结构按顺序排列组形成帧结构组合时序，20ms的4种帧结构时序如图3所示，其中，d_slot为下行帧时隙，s为特殊时隙，u_slot为上行时隙数。一种帧结构包含10个时隙，每个时隙包含14个符号。每5ms的帧结构时序(以帧结构时序p1为例，p2/p3/p4可以与之相同或者不同)如图4所示，图示中的7位d对应下行帧时隙d_slot，图示中的s对应特殊时隙s(s和s的物理意义相同)，图示中的两位u对应上行时隙数u_slot。每个特殊时隙的时序如图5所示，d_symbols：下行符号数，guard：空闲符号数，u_symbols：上行符号数。46.传统的通信系统基站侧只支持一种帧结构时序配比；传统的通信系统基站侧只支持一种帧结构终端进行通信。传统通信系统如果需要与四种不同的帧结构时序终端通信，需要四套通信系统支持。本技术采用上述方案，提出了可以支持配置4种完全不同的帧结构时序，每5ms为一种帧时序配比，20ms帧结构时间窗由四种不同的帧时序组成；提出了同时支持四种不同帧结构时序的终端同时进行通信的机制；3、提出了与四种不同帧结构终端通信节省了三套通信设备。综上，本方案的配置方法能提高产品的多种环境适应能力，一台设备同时支持多种终端进行通信，提高终端接入能力，相当于节省了三套基站建设费用，大大的降低通信系统建设成本。47.axiq是一个总线接口，附上总线接口axiq的物理意义及其构成如下：48.axiqmoduleasimplementedonthechip：49.thefollowingtabledescribestheaxiqmoduleintegrationintothechip:50.thischapterdescribesaxiq_lsandaxiq_hs.thechipsupportsoneaxii/qhigh-speedbridge(axiq_h)andtwoaxii/q51.low-speedbridges(axiq_l0,l1).52.axiq_lsoverview：53.theaxii/qinterfaceblock(axiq_ls)providesadma-based,axi-slaveinterfacetoauxiliarydevices.theaxiq_lscanreceive54.data(datatransferfromthedcsdevicestovspadmem)andtransmitdata(datatransferfromvspadmemtothedcsdevices).55.theaxiq_lsincludestworeceivechannelsandtwotransmitchannelswhichcanoperatesimultaneously.eachchannelhasa56.built-inindependentfifo.theaxiq_lsprovidesfifobufferingofrealsamplesorcomplexi/qsamples,withbufferaccesses57.optimizedfortheambaaxibusprotocolanddmasidebuscontrolandstatussignals.58.onthereceiveside,axiq_lsreceivesdatasamplesfromon-chipadcmodules,internallystoresthesamplesinafifo,and59.triggersthevspadmatoreadthesamplesfromthefifoviatheaxibus.60.onthetransmitside,thevspadmawriteson-chipdatasamplesintotheinternalfifosthroughtheaxibus.theaxiq_ls61.communicatethesamplestodacmodules.theaxiq_lstriggersthedmatowritethesamplestothefifothroughthesystem62.axibus.63.theaxiq_lsincludesthefollowingkeyfeatures:64.·axi3businterfacewith512-bitdatabus65.·maximum614.4mhzaxibusclockfrequency66.·sidebussignalingtodma67.—hardwaredmatriggersaresupportedoneachfifo68.—dmareads(rxchannels)andwrites(txchannels)thefifoinburstmodethroughtheaxibus69.·axiq_lshasbothreceiveandtransmitfunctionality.70.—inreceivechannels,dataiswrittenintotheaxiq_lsfifofromadcthroughtherx_dataports,andthendataisread71.fromthefifothroughtheaxibusandstoredinvspadatamemory.72.—intransmitchannels,dataiswrittenintotheaxiq_lsfifothroughtheaxibusfromvspadatamemory,andthendata73.isreadfromthefifoandsenttothedacthroughthetx_dataports.74.οfourfifosareimplemented.eachfifohas32-entriesof512-bitwide.eachfifoisconnectedtoanexternal75.dacoradcmodule.76.—tworeceivechannelsareconnectedtotwoadcmodules.77.—twotransmitchannelsareconnectedtotwodacmodules.78.·tworeceivechannelsandtwotransmitchannels.eachchannelhasaseparatefifo.79.—tworxchannelsoperateonlyinlowspeedmode,eachisconnectedto2x12-bitinputrx_data.80.οeachchannelcansupportseveralmodesofpackingoperation.81.—twotxchannelsoperateonlyinlowspeedmode,eachisconnectedto2x12-bitoutputtx_data.82.οeachchannelcansupportseveralmodesofunpackingoperation.83.·nointernalaxiqconfigurationregisters.controlledthroughvspa'sgpiandgposignals84.—64-bitaxiq_configurationbusconnectedtotwovspagporegisters85.—96-bitaxiq_statusbusconnectedtotwovspagpiregisters86.·eachchannelisconfiguredindependently,andoperateindependentlyofotherchannels87.·configurablemodeofoperation(forexample,complexmode,interleavedmode)88.·configurablesubwordswap89.—swapsiandqinthelow-speed90.本发明的方法不限于按照说明书中描述的时间顺序来执行，也可以按照其他的时间顺序地、并行地或独立地执行。因此，本说明书中描述的方法的执行顺序不对本发明的技术范围构成限制。91.尽管上面已经通过对本发明的具体实施例的描述对本发明进行了披露，但是，应该理解，上述的所有实施例和示例均是示例性的，而非限制性的。本领域的技术人员可在所附权利要求的精神和范围内设计对本发明的各种修改、改进或者等同物。这些修改、改进或者等同物也应当被认为包括在本发明的保护范围内。当前第1页12当前第1页12