带预加重的高速发送模块及车载视频传输芯片的制作方法

1.本发明涉及车载视频传输芯片技术领域，尤其是涉及一种基于mi pi协议的带预加重的高速发送模块及其应用的车载视频传输芯片。


背景技术：

2.在车载视频数据高速传输过程中，随着视频数据精度的不断提高、像素量的不断增大，视频传输速率不断提高，对发送模块(hstx)的性能也提出了更高的要求。根据mipi协议定义的技术指标，发送模块输出的高速串行信号的共模电压vcm范围是150mv～250mv，振幅|vod|范围是140mv～270mv；一般默认情况下配置vcm＝200mv，|vod|＝200mv。由于输出信号传输线表现出来的是低通滤波特性，传输过程中信号的高频成分衰减大，低频成分衰减少，随着信号传输速率提高，尤其到了4.5gbps，接收模块接收到的信号受损明显。


技术实现要素：

3.为解决上述技术问题，本发明的第一方面提供了一种带预加重的高速发送模块，在高速发送模块中加入了可修调的加重通路单元，补偿了高速信号在传输过程中的衰减，有利于优化受损信号的眼图质量。
4.本发明的第二方面提供了一种车载视频传输芯片。
5.为实现本发明目的，本发明采用如下技术方案：
6.根据本发明的第一方面，提供了一种带预加重的高速发送模块，包括触发单元、主通路单元和加重通路单元；
7.所述主通路单元的输入端和所述加重通路单元的输入端均与所述触发单元的输出端连接，以分别通过所述触发单元接收高速数据信号din，并分别对所述高速数据信号din进行优化处理；
8.所述主通路单元的输出端和所述加重通路单元的输出端连接以对优化处理后的所述高速数据信号din进行叠加补偿。
9.根据本发明的一些实施例，所述触发单元包括第一触发器dff1；所述第一触发器dff1的d引脚作为触发单元的输入端，用于接收所述高速数据信号din；所述第一触发器dff1的ck引脚用于接收时钟信号hs_clk；所述第一触发器dff1的rb引脚连接第一供电电源vdd，以通过所述第一供电电源vdd为所述第一触发器dff1提供电力支持；所述第一触发器dff1的q引脚作为所述触发单元的输出端连接所述主通路单元和所述加重通路单元的输入端。
10.根据本发明的一些实施例，所述主通路单元包括第一信号转化分单元s_to_d1、第一信号优化分单元d_buf1、主信号逻辑变换分单元reg_buf、高速输出驱动分单元hs_driver和第一逻辑与门and1；
11.所述第一信号转化分单元s_to_d1的输入端与所述触发单元的输出端连接，用于接收所述触发单元输出的单端信号din_in，并将所述单端信号din_in转化成主差分信号输
出；
12.所述第一信号优化分单元d_buf1的输入端与所述第一信号转化分单元s_to_d1的输出端连接，用于接收所述主差分信号，并对所述主差分信号进行优化形成主优化信号后输出；
13.所述主信号逻辑变换分单元reg_buf的输入端与第一信号优化分单元d_buf1的输出端连接，用于接收所述主优化信号；所述主信号逻辑变换分单元reg_buf的使能端与所述第一逻辑与门and1的输出端连接，使得所述主信号逻辑变换分单元reg_buf在所述第一逻辑与门and1的控制作用下对所述主优化信号进行逻辑变换以调整发送模块输出的等效电阻；
14.所述高速输出驱动分单元hs_driver的输入端与所述主信号逻辑变换分单元reg_buf的输出端连接，用于接收所述主信号逻辑变换分单元reg_buf输出的逻辑变换后的所述主优化信号，并在所述第一逻辑与门and1的控制作用下改变发送模块输出的等效阻抗；所述高速输出驱动分单元hs_driver的输出端连接所述加重通路单元的输出端。
15.根据本发明的一些实施例，所述第一信号转化分单元s_to_d1包括第一反相器inv1、第二反相器inv2、第三反相器inv3、第四反相器inv4、第五反相器inv5和第六反相器inv6；
16.所述第一反相器inv1和所述第二反相器inv2串联形成第一支路，所述第四反相器inv4、第五反相器inv5和第六反相器inv6依次串联形成第二支路；所述第一反相器inv1的输入引脚作为所述第一信号转化分单元s_to_d1的输入端连接所述触发单元的输出端；所述第二反相器inv2的输出引脚作为所述第一信号转化分单元s_to_d1的输出端的op引脚；所述第三反相器inv3的输入引脚连接所述触发单元的输出端，所述第三反相器inv3的输出引脚作为所述第一信号转化分单元s_to_d1的输出端的on引脚；所述第四反相器inv4的输入引脚连接所述第三反相器inv3的输入引脚，所述第六反相器inv6的输出引脚连接所述第三反相器inv3的输出引脚。
17.根据本发明的一些实施例，所述第一信号优化分单元d_buf1包括第七反相器inv7、第八反相器inv8、第九反相器inv9、第十反相器inv10、第十一反相器inv11和第十二反相器inv12；
18.所述第九反相器inv9和所述第十反相器inv10组成交叉耦合反相器；所述第七反相器inv7的输入引脚作为所述第一信号优化分单元d_buf1的输入端的ip引脚连接所述第一信号转化分单元s_to_d1的输出端的op引脚；所述第七反相器inv7的输出引脚连接所述第八反相器inv8的输入引脚，所述第八反相器inv8的输出引脚作为所述第一信号优化分单元d_buf1的输出端的op引脚；所述第十一反相器inv11的输入引脚作为所述第一信号优化分单元d_buf1的输入端的in引脚连接所述第一信号转化分单元s_to_d1的输出端的on引脚；所述第十一反相器inv11的输出引脚连接所述第十二反相器inv12的输入引脚，所述第十二反相器inv12的输出引脚作为所述第一信号优化分单元d_buf1的输出端的on引脚；所述交叉耦合反相器的一端连接所述第七反相器inv7和所述第八反相器inv8之间的节点，所述交叉耦合反相器的另一端连接所述第十一反相器inv11和所述第十二反相器inv12之间的节点。
19.根据本发明的一些实施例，所述主信号逻辑变换分单元reg_buf包括多条变换支
路tb，每两条所述变换支路tb为一组；其中一条所述变换支路tb的输入端连接所述第一信号优化分单元d_buf1的输出端的op引脚，另一条所述变换支路tb的输入端连接所述第一信号优化分单元d_buf1的输出端的on引脚，两条所述变换支路tb之间的节点连接所述第一逻辑与门and1的输出端。
20.根据本发明的一些实施例，所述高速输出驱动分单元hs_driver包括多组修调子单元unit，所述修调子单元unit的输入引脚ip连接所述主信号逻辑变换分单元reg_buf的输出端的op引脚，所述修调子单元unit的输入引脚in连接所述主信号逻辑变换分单元reg_buf的输出端的on引脚。
21.根据本发明的一些实施例，所述修调子单元unit包括第一晶体管mn1、第二晶体管mn2、第三晶体管mn3、第四晶体管mn4、第一电阻ru1、第二电阻ru2、第三电阻ru3和第四电阻ru4；
22.所述第一晶体管mn1的栅极g作为所述修调子单元unit的输入引脚ip；所述第一晶体管mn1的源极s通过所述第一电阻ru1和所述第三电阻ru3串联连接所述第三晶体管mn3的漏极d；所述第一晶体管mn1的漏极d与所述第二晶体管mn2的漏极d连接；所述第一晶体管mn1的漏极d与所述第二晶体管mn2的漏极d之间的节点连接vldo引脚；所述第二晶体管mn2的栅极g连接所述第三晶体管mn3的栅极g；所述第二晶体管mn2的源极s通过所述第二电阻ru2和所述第四电阻ru4串联连接所述第四晶体管mn4的漏极d；所述第四晶体管mn4的栅极g连接所述第一晶体管mn1的栅极g；所述第四晶体管mn4的源极s连接所述第三晶体管mn3的源极s；所述第四晶体管mn4的源极s和所述第三晶体管mn3的源极s之间的节点连接vss引脚；所述第三晶体管mn3的栅极g作为所述修调子单元unit的输入引脚in；所述第一电阻ru1和所述第三电阻ru3之间的节点作为所述修调子单元unit的输出引脚op；所述第二电阻ru2和所述第四电阻ru4之间的节点作为所述修调子单元unit的输出引脚on。
23.根据本发明的一些实施例，所述加重通路单元包括第二触发器dff2、第二信号转化分单元s_to_d2、第二信号优化分单元d_buf2、加重信号逻辑变换分单元reg_e_buf、高速输出加重分单元hs_emp和第二逻辑与门and2；
24.所述第二触发器dff2的输入端与所述触发单元的输出端连接，用于接收所述触发单元输出的单端信号din_in，并将所述单端信号din_in转化成加重信号din_emp输出；
25.所述第二信号转化分单元s_to_d2的输入端与所述第二触发器dff2的输出端连接，用于接收所述加重信号din_emp，并将所述加重信号din_emp转化成加重差分信号输出；
26.所述第二信号优化分单元d_buf2的输入端与所述第二信号转化分单元s_to_d2的输出端连接，用于接收所述加重差分信号，并对所述加重差分信号进行优化形成加重优化信号后输出；
27.所述加重信号逻辑变换分单元reg_e_buf输入端与第二信号优化分单元d_buf2的输出端连接，用于接收所述加重优化信号；所述加重信号逻辑变换分单元reg_e_buf的使能端与所述第二逻辑与门and2的输出端连接，使得所述加重信号逻辑变换分单元reg_e_buf在所述第二逻辑与门and2的控制作用下对所述加重优化信号进行逻辑变换以调整发送模块输出的等效电阻；
28.所述高速输出加重分单元hs_emp的输入端与所述加重信号逻辑变换分单元reg_e_buf的输出端连接，用于接收所述加重信号逻辑变换分单元reg_e_buf输出的逻辑变换后
的所述加重优化信号，并在所述第二逻辑与门and2的控制作用下改变发送模块输出的等效阻抗；所述高速输出加重分单元hs_emp的输出端连接所述主通路单元的输出端。
29.根据本发明的第二方面实施例的一种车载视频传输芯片，包括如上述第一方面任一实施例所述的带预加重的高速发送模块。
30.根据本发明实施例的带预加重的高速发送模块，至少具有如下有益效果：主通路单元和加重通路单元的输入端同时连接触发单元的输出端，以保证主通路单元和加重通路单元的输入端获得的高速信号相同；主通路单元和加重通路单元分别对获得的高速信号进行优化处理，然后将优化处理后的信号进行叠加，以补偿高速信号在传输过程中的衰减，有利于优化受损信号的眼图质量。采用上述技术方案中的带预加重的高速发送模块，通过增加可修调的加重通路单元，使用时可以根据实际情况，调节需要的加重幅度，以有效补偿高速信号传输过程中高频信号的衰减，使得接收终端能够获得比较好的信号波形。
31.本发明的附加方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。
附图说明
32.本发明的上述和/或附加的方面和优点从结合下面附图对实施例的描述中将变得明显和容易理解，其中：
33.图1为本发明实施例的发送模块的电路原理图；
34.图2为本发明实施例的第一信号转化分单元s_to_d1和第二信号转化分单元s_to_d2的电路原理图；
35.图3为本发明实施例的第一信号优化分单元d_buf1和第二信号优化分单元d_buf2的电路原理图；
36.图4为本发明实施例的主信号逻辑变换分单元reg_buf和加重信号逻辑变换分单元reg_e_buf的电路原理图；
37.图5为本发明实施例的高速输出驱动分单元hs_driver和高速输出加重分单元hs_emp的电路原理图；
38.图6为本发明实施例的一组修调子单元unit的电路原理图；
39.图7为本发明实施例的高速输出驱动分单元hs_driver、高速输出加重分单元hs_emp与电阻片外r2组成的电阻网络等效电路图(din_in＝1,din_emp＝0)；
40.图8为本发明实施例的高速输出驱动分单元hs_driver、高速输出加重分单元hs_emp与片外电阻r2组成的电阻网络等效电路图(din_in＝1,din_emp＝1)；
41.图9为本发明实施例的din_in、din_emp、和vod时序关系图；
42.图10为本发明实施例的未开启加重通路单元时，输入信号din为4.5gbps的prbs9信号时，对应的输出信号的波形及眼图；
43.图11为本发明实施例的开启加重通路单元后，输入信号din为4.5gbps的prbs9信号时，对应的输出信号的波形及眼图。
44.附图标记：
45.10-触发单元；20-主通路单元；30-加重通路单元。
具体实施方式
46.下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能理解为对本发明的限制。
47.在本发明的描述中，需要理解的是，涉及到方位描述，术语“中心、纵向、横向、长度、宽度、厚度、上、下、前、后、左、右、竖直、水平、顶、底、内、外、周向、径向、轴向”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
48.在本发明的描述中，若干的含义是一个或者多个，多个的含义是两个以上，大于、小于、超过等理解为不包括本数，以上、以下、以内等理解为包括本数。如果有描述到第一、第二只是用于区分技术特征为目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量或者隐含指明所指示的技术特征的先后关系。
49.在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“设置”、“布置”等应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。
50.下面参考图1至图11描述根据本发明的第一方面实施例的一种带预加重的高速发送模块。
51.如图1所示，根据本发明实施例的带预加重的高速发送模块，包括触发单元10、主通路单元20和加重通路单元30；主通路单元20和加重通路单元30并联；主通路单元20和加重通路单元30的输入端同时与触发单元10的输出端连接，以分别通过触发单元10接收高速数据信号din，并分别对高速数据信号din进行优化处理；主通路单元20的输出端和加重通路单元30的输出端连接以对优化处理后的高速数据信号din进行叠加补偿；主通路单元20的输出端和加重通路单元30的输出端之间的两个连接节点通过片外电阻r2连接。
52.在本技术中，主通路单元20和加重通路单元30的输入端同时连接触发单元10的输出端，以保证主通路单元20和加重通路单元30的输入端获得的高速数据信号din相同；主通路单元20和加重通路单元30分别对获得的高速数据信号din进行优化处理，然后将优化处理后的高速数据信号din进行叠加，以补偿高速数据信号din在传输过程中的衰减，有利于优化受损信号的眼图质量。采用上述技术方案中的带预加重的高速发送模块，通过增加可修调的加重通路单元30，使用时可以根据实际情况，调节需要的加重幅度，以有效补偿高速数据信号din在传输过程中高频信号的衰减，使得接收终端能够获得比较好的信号波形。
53.如图1所示，在本发明的一些具体实施例中，触发单元10包括第一触发器dff1，第一触发器dff1为时钟上升沿触发的d类触发器；第一触发器dff1的d引脚作为触发单元10的输入端，用于接收高速数据信号din；第一触发器dff1的ck引脚用于接收时钟信号hs_clk；第一触发器dff1的rb引脚连接第一供电电源vdd，以通过第一供电电源vdd为第一触发器dff1的正常运行提供电力支持；第一触发器dff1的q引脚作为触发单元10的输出端同时连接主通路单元20和加重通路单元30的输入端。在本技术中，当第一触发器dff1的ck引脚接
收的时钟信号的上升沿到来时，d引脚接收高速数据信号din将传递给q引脚，并经q引脚输出。
54.如图1所示，在本发明的一些具体实施例中，主通路单元20包括第一信号转化分单元s_to_d1、第一信号优化分单元d_buf1、主信号逻辑变换分单元reg_buf、高速输出驱动分单元hs_driver和第一逻辑与门and1。
55.其中，
56.第一信号转化分单元s_to_d1的输入端与第一触发器dff1的q引脚连接，用于接收第一触发器dff1的q引脚输出的单端信号din_in，并将该单端信号din_in转化成主差分信号输出；
57.第一信号优化分单元d_buf1的输入端与第一信号转化分单元s_to_d1的输出端连接，用于接收第一信号转化分单元s_to_d1的输出端输出的主差分信号，并对该主差分信号进行优化形成主优化信号后输出；
58.主信号逻辑变换分单元reg_buf的输入端与第一信号优化分单元d_buf1的输出端连接，用于接收第一信号优化分单元d_buf1的输出端输出的主优化信号；主信号逻辑变换分单元reg_buf的使能端(即驱动使能信号引脚en)与第一逻辑与门and1的输出端连接，使得主信号逻辑变换分单元reg_buf在第一逻辑与门and1的控制作用下对该主优化信号进行逻辑变换以调整发送模块输出的等效电阻(即主通路单元20输出的等效电阻)；第一逻辑与门and1的输入端分别连接驱动使能信号en_driver和驱动寄存器信号reg_driver；
59.高速输出驱动分单元hs_driver的输入端与主信号逻辑变换分单元reg_buf的输出端连接，用于接收主信号逻辑变换分单元reg_buf的输出端输出的逻辑变换后的主优化信号，并在驱动寄存器信号reg_driver的控制作用下改变发送模块输出的等效阻抗(即主通路单元20输出的等效阻抗)；高速输出驱动分单元hs_driver的输出端连接加重通路单元30的输出端。
60.如图2所示，在本发明的一些具体实施例中，第一信号转化分单元s_to_d1包括第一反相器inv1、第二反相器inv2、第三反相器inv3、第四反相器inv4、第五反相器inv5和第六反相器inv6。
61.具体地，第一反相器inv1和第二反相器inv2串联形成第一支路，第四反相器inv4、第五反相器inv5和第六反相器inv6依次串联形成第二支路，第三反相器inv3和第二支路并联；第一支路的输入端即第一反相器inv1的输入引脚作为第一信号转化分单元s_to_d1的输入端连接第一触发器dff1的q引脚；第一支路的输出端即第二反相器inv2的输出引脚作为第一信号转化分单元s_to_d1的输出端的op引脚；第三反相器inv3的输入引脚连接第一触发器dff1的q引脚，第三反相器inv3的输出引脚作为第一信号转化分单元s_to_d1的输出端的on引脚；第二支路的输入端即第四反相器inv4的输入引脚连接第三反相器inv3的输入引脚，第二支路的输出端即第六反相器inv6的输出引脚连接第三反相器inv3的输出引脚。
62.在本技术中，通过在第三反相器inv3处并联第二支路，可以提高第一信号转化分单元s_to_d1的输出端的on引脚输出信号的延时性；调整第二支路中第四反相器inv4、第五反相器inv5和第六反相器i nv6的物理尺寸(不同尺寸的反相器延时性能会有不同)，使得第一信号转化分单元s_to_d1的输出端的op引脚和on引脚输出信号的延时性保持一致，以获得相同延时的主差分信号。
63.如图3所示，在本发明的一些具体实施例中，第一信号优化分单元d_buf1包括第七反相器inv7、第八反相器inv8、第九反相器inv9、第十反相器inv10、第十一反相器inv11和第十二反相器inv12。
64.具体的，第九反相器inv9和第十反相器inv10组成交叉耦合反相器；第七反相器inv7的输入引脚作为第一信号优化分单元d_buf1的输入端的ip引脚连接第一信号转化分单元s_to_d1的输出端的op引脚；第七反相器inv7的输出引脚连接第八反相器inv8的输入引脚，第八反相器inv8的输出引脚作为第一信号优化分单元d_buf1的输出端的op引脚；第十一反相器inv11的输入引脚作为第一信号优化分单元d_buf1的输入端的in引脚连接第一信号转化分单元s_to_d1的输出端的on引脚；第十一反相器inv11的输出引脚连接第十二反相器inv12的输入引脚，第十二反相器inv12的输出引脚作为第一信号优化分单元d_buf1的输出端的on引脚；交叉耦合反相器的一端连接第七反相器inv7和第八反相器inv8之间的节点，交叉耦合反相器的另一端连接第十一反相器inv11和第十二反相器inv12之间的节点。具体是，第九反相器inv9的输入引脚和第十反相器inv10的输出引脚同时连接第十一反相器inv11和第十二反相器inv12之间的节点，第九反相器inv9的输出引脚和第十反相器inv10的输入引脚同时连接第七反相器inv7和第八反相器inv8之间的节点。
65.在本发明中，第一信号优化分单元d_buf1的输入端的ip引脚和in引脚的输入信号分别经第七反相器inv7和第十一反相器inv11反向后，再通过交叉耦合反相器优化输入信号的上升下降时间，然后分别经过第八反相器inv8和第十二反相器inv12整形后输出，此过程使得输入信号的波形的眼图jitter值得到优化。
66.如图4所示，在本发明的一些具体实施例中，主信号逻辑变换分单元reg_buf包括多条变换支路tb，每两条变换支路tb为一组；其中一条变换支路tb的输入端连接第一信号优化分单元d_buf1的输出端的op引脚，另一条变换支路tb的输入端连接第一信号优化分单元d_buf1的输出端的on引脚，两条变换支路tb之间的节点连接第一逻辑与门and1的输出端。
67.具体的，变换支路tb包括依次串联的逻辑与非门nand、第十三反相器inv13、第十四反相器inv14和第十五反相器inv15。其中一条变换支路tb中的逻辑与非门nand的输入引脚a与另一条变换支路tb中的逻辑与非门nand的输入引脚a连接，且二者之间的节点作为主信号逻辑变换分单元reg_buf的使能端与第一逻辑与门and1的输出端连接；一条变换支路tb中的逻辑与非门nand的输入引脚b作为主信号逻辑变换分单元reg_buf的输入端的ip引脚连接第一信号优化分单元d_buf1的输出端的op引脚；另一条变换支路tb中的逻辑与非门nand的输入引脚b作为主信号逻辑变换分单元reg_buf的输入端的in引脚连接第一信号优化分单元d_buf1的输出端的on引脚；一条变换支路tb中的第十五反相器inv15的输出引脚作为主信号逻辑变换分单元reg_buf的输出端的op引脚；另一条变换支路tb中的第十五反相器inv15的输出引脚作为主信号逻辑变换分单元reg_buf的输出端的on引脚。
68.在本发明中，主信号逻辑变换分单元reg_buf的使能端选择修调不同数量组的变换支路tb工作，从而修调发送模块输出的等效电阻。
69.如图5所示，在本发明的一些具体实施例中，高速输出驱动分单元hs_driver包括多组修调子单元unit，通过调整接入的修调子单元unit的个数，可以改变发送模块的输出阻抗。修调子单元unit的输入引脚ip连接主信号逻辑变换分单元reg_buf的输出端的op引
脚，修调子单元unit的输入引脚in连接主信号逻辑变换分单元reg_buf的输出端的on引脚。在本技术中，通过驱动寄存器信号reg_driver分别控制多组修调子单元unit工作与关断，从而改变发送模块输出的等效阻抗。具体是，驱动寄存器信号reg_driver经过主信号逻辑变换分单元reg_buf的输出端的op0/1/2/3引脚和输出端的on0/1/2/3引脚来控制高速输出驱动分单元hs_driver的分单元；假如主信号逻辑变换分单元reg_buf的使能端en0＝0，则输出端的op0＝0，on0＝0，则控制对应的修调子单元unit关闭；假如主信号逻辑变换分单元reg_buf的使能端en0＝1，则输出端的op0＝1，on0＝0或者op0＝0，on0＝1，则控制对应的修调子单元unit导通。需要说明的是，当主信号逻辑变换分单元reg_buf的使能端en0＝1时，则输出端的op0＝din，on0＝～din，op0与输入信号同相，on0与输入信号反向，op0与on0不会同时为高电平，互为反向信号，控制对应的修调子单元unit导通并跟随输出din信号。
70.高速输出驱动分单元hs_driver还包括vldo引脚，vldo引脚连接第二供电电源ldo，第二供电电源ldo输出0.4v电源电压信号，以为高速输出驱动分单元hs_driver的正常运行提供电力支持。
71.具体的，如图6所示，每组修调子单元unit包括第一晶体管mn1、第二晶体管mn2、第三晶体管mn3、第四晶体管mn4、第一电阻ru1、第二电阻ru2、第三电阻ru3和第四电阻ru4。
72.第一晶体管mn1的栅极g作为修调子单元unit的输入引脚ip；第一晶体管mn1的源极s通过第一电阻ru1和第三电阻ru3串联连接第三晶体管mn3的漏极d；第一晶体管mn1的漏极d与第二晶体管mn2的漏极d连接；第一晶体管mn1的漏极d与第二晶体管mn2的漏极d之间的节点连接vldo引脚；第二晶体管mn2的栅极g连接第三晶体管mn3的栅极g；第二晶体管mn2的源极s通过第二电阻ru2和第四电阻ru4串联连接第四晶体管mn4的漏极d；第四晶体管mn4的栅极g连接第一晶体管mn1的栅极g；第四晶体管mn4的源极s连接第三晶体管mn3的源极s；第四晶体管mn4的源极s和第三晶体管mn3的源极s之间的节点连接vss引脚(接地引脚)；第三晶体管mn3的栅极g作为修调子单元unit的输入引脚in；第一电阻ru1和第三电阻ru3之间的节点作为修调子单元unit的输出引脚op(即高速输出驱动分单元hs_driver的输出端的op引脚)；第二电阻ru2和第四电阻ru4之间的节点作为修调子单元unit的输出引脚on(即高速输出驱动分单元hs_driver的输出端的on引脚)。
73.在本发明中，第一晶体管mn1、第二晶体管mn2、第三晶体管mn3和第四晶体管mn4优选nmos管。nmos管的导通电阻为75ohm(ω)，当第一电阻ru1、第二电阻ru2、第三电阻ru3和第四电阻ru4的取值为375ohm时，配置驱动寄存器信号reg_driver＝1001，则一共9个修调子单元unit正常工作，发送模块输出的等效阻抗为50ohm。
74.如图1所示，在本发明的一些具体实施例中，加重通路单元30包括第二触发器dff2、第二信号转化分单元s_to_d2、第二信号优化分单元d_buf2、加重信号逻辑变换分单元reg_e_buf、高速输出加重分单元hs_emp和第二逻辑与门and2。
75.其中，
76.第二触发器dff2的输入端与触发单元10的输出端连接，用于接收触发单元10输出的单端信号din_in，并将单端信号din_in转化成加重信号din_emp输出；
77.第二信号转化分单元s_to_d2的输入端与第二触发器dff2的输出端连接，用于接收加重信号din_emp，并将加重信号din_emp转化成加重差分信号输出；
78.第二信号优化分单元d_buf2的输入端与第二信号转化分单元s_to_d2的输出端连
接，用于接收加重差分信号，并对加重差分信号进行优化形成加重优化信号后输出；
79.加重信号逻辑变换分单元reg_e_buf输入端与第二信号优化分单元d_buf2的输出端连接，用于接收加重优化信号；加重信号逻辑变换分单元reg_e_buf的使能端与第二逻辑与门and2的输出端连接，使得加重信号逻辑变换分单元reg_e_buf在第二逻辑与门and2的控制作用下对加重优化信号进行逻辑变换以调整发送模块输出的等效电阻；
80.高速输出加重分单元hs_emp的输入端与加重信号逻辑变换分单元reg_e_buf的输出端连接，用于接收加重信号逻辑变换分单元reg_e_buf输出的逻辑变换后的加重优化信号，并在第二逻辑与门and2的控制作用下改变发送模块输出的等效阻抗；高速输出加重分单元hs_emp的输出端连接主通路单元20的输出端。
81.具体的，第二触发器dff2的d引脚作为加重通路单元30的输入端连接第一触发器dff1的q引脚，以接收第一触发器dff1的q引脚输出的单端信号din_in；第二触发器dff2的ck引脚用于接收时钟信号hs_clk；第二触发器dff2的q引脚连接第二信号转化分单元s_to_d2的输入端，以将单端信号din_in转换成加重信号din_emp后传送至第二信号转化分单元s_to_d2；第二信号转化分单元s_to_d2的输出端的op引脚连接第二信号优化分单元d_buf2的输入端的i p引脚；第二信号转化分单元s_to_d2的输出端的on引脚连接第二信号优化分单元d_buf2的输入端的in引脚；第二信号优化分单元d_buf2的输出端的op引脚连接加重信号逻辑变换分单元reg_e_buf的输入端的ip引脚；第二信号优化分单元d_buf2的输出端的on引脚连接加重信号逻辑变换分单元reg_e_buf的输入端的in引脚；加重信号逻辑变换分单元reg_e_buf的使能端(即加重使能信号引脚en)与第二逻辑与门and2的输出端连接；第二逻辑与门and2的输入端分别连接加重使能信号en_emp和加重寄存器信号reg_emp；高速输出加重分单元hs_emp的输入端的ip引脚连接加重信号逻辑变换分单元reg_e_buf的输出端的op引脚，高速输出加重分单元hs_emp的输入端的in引脚连接加重信号逻辑变换分单元reg_e_buf的输出端的on引脚；高速输出加重分单元hs_emp的输出端的op引脚连接高速输出驱动分单元hs_driver的输出端的on引脚，高速输出加重分单元hs_emp的输出端的on引脚连接高速输出驱动分单元hs_driver的输出端的op引脚；高速输出加重分单元hs_emp的输出端的op引脚与高速输出驱动分单元hs_driver的输出端的on引脚之间形成节点on_pad，高速输出加重分单元hs_emp的输出端的on引脚连接高速输出驱动分单元hs_driver的输出端的op引脚之间形成节点op_pad，节点on_pad和节点op_pad之间通过片外电阻r2连接。
82.在本发明中，加重信号逻辑变换分单元reg_e_buf的内部电路结构与主信号逻辑变换分单元reg_buf的内部电路结构相同，高速输出加重分单元hs_emp的内部电路结构与高速输出驱动分单元hs_driver的内部电路结构相同，在此不再赘述。通过加重寄存器信号reg_emp分别控制高速输出加重分单元hs_emp内的多组修调子单元unit工作与关断，实现控制加重幅度的效果。具体是，加重寄存器信号reg_emp经过加重信号逻辑变换分单元reg_e_buf的输出端的op0/1/2/3引脚和输出端的on0/1/2/3引脚来控制高速输出加重分单元hs_emp的分单元；假如加重信号逻辑变换分单元reg_e_buf的使能端en0＝0，则输出端的op0＝0，on0＝0，则控制对应的修调子单元unit关闭；假如加重信号逻辑变换分单元reg_e_buf的使能端en0＝1，则输出端的op0＝1，on0＝0或者op0＝0，on0＝1，则控制对应的修调子单元unit导通。需要说明的是，当加重信号逻辑变换分单元reg_e_buf的使能端en0＝1时，
则控制对应的修调子单元unit导通，输出端op0与延迟后的输入的信号同相，on0与延迟后的输入信号反向。
83.在本发明中，开启加重通路单元30后，假设主通路单元20输出的等效电阻为rd，加重通路单元30输出的等效电阻为re；当单端信号din_in由低拉到高，主通路单元20的输入ip(即第一信号优化分单元d_buf1的ip引脚)为高电平，输入in(即第一信号优化分单元d_buf1的in引脚)为低电平，由于第一触发器dff1在hs_clk上升沿前还是保持din_in之前的状态，因此加重通路单元30的ip_emp(即第二信号优化分单元d_buf2的ip引脚)为低电平，in_emp(即第二信号优化分单元d_buf2的in引脚)为高电平；此时，高速输出驱动分单元hs_driver、高速输出加重分单元hs_emp与片外电阻r2组成的电阻网络等效电路如图7所示，电流从vldo流过rd和re组成的并联支路，再经片外电阻r2，流经rd和re组成的并联支路后接地(vss)；片外电阻r2上的压降为vh1＝r2*vldo*(1+rd/re)/[2rd+r2*(1+rd/re)]。需要说明的是，当主通路单元20打开时，从输出节点p端到0.4vldo的电阻为rd；当加重通路单元30打开时，输出节点p到0.4vldo的电阻为re，因此节点p到0.4vldo的等效电阻为rd跟re的并联；同理，输出节点n到vss的电阻为rd和re的并联。
[0084]
经过一个高速时钟周期后，hs_clk上升沿，第一触发器dff1输出跟随din_in信号，加重通路单元30的ip_emp拉低，in_emp拉高，高速输出加重分单元hs_emp中对应的修调子单元unit的第一晶体管mn1和第四晶体管mn4关闭，第二晶体管mn2和第三晶体管mn3导通；此时，高速输出驱动分单元hs_driver、高速输出加重分单元hs_emp与片外电阻r2组成的电阻网络等效电路如图8所示，片外电阻r2上的压降为vh2＝r2*vldo*(1-rd/re)/[2rd+r2*(1+rd/re)]。输出|vod|减小了r2*vldo*(2rd/re)/[2rd+r2*(1+rd/re)]。
[0085]
同理，当单端信号din_in由高拉到低，片外电阻r2上的压降分别为-vh1和-vh2，单端信号din_in、加重信号din_emp与信号vod时序图如图9。通过增加加重功能，信号的高频部分得到加重，低频信号得到衰减；通过调整不同的加重幅度，可以有效地补偿片外信号传输线对信号高频部分的衰减，优化信号输出眼图。
[0086]
当高速数据信号din为4.5gbps的prbs9信号时，在没有开启加重通路单元30的情况下，输出信号的波形以及眼图如图10所示，由于输出信号线上的损耗，输出信号波形的高频部分衰减严重，眼图jitter值为52ps。在开启加重通路单元30后，输出信号的波形以及眼图如图11所示，可以看出输出信号的波形得到明显优化，眼图质量也得到提升，眼图jitter值为3ps。
[0087]
根据本发明的第二方面实施例的车载视频传输芯片，包括本发明上述第一方面实施例所述的带预加重的高速发送模块。
[0088]
本发明实施例的车载视频传输芯片通过上述实施例中的带预加重的高速发送模块，能够补偿高速信号在传输过程中的衰减，优化受损信号的眼图质量，使得接收终端能够得到比较好的信号波形。
[0089]
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示意性实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
[0090]
上面结合附图对本发明实施例作了详细说明，但是本发明不限于上述实施例，在所述技术领域普通技术人员所具备的知识范围内，还可以在不脱离本发明宗旨的前提下做出各种变化。