接口短时驱动实现方法、装置、发送器和接收器与流程

1.本技术涉及计算机技术领域，尤其涉及接口短时驱动实现方法、装置、发送器和接收器。


背景技术：

2.智能卡及其读卡器系统广泛应用于移动通信、金融支付、交通出行和公共事业等领域。通常，接触式智能卡及其与读卡器进行信息交换是以iso7816协议为标准的，包括psam卡、sam卡、sim卡等，均符合iso7816协议。
3.传统符合iso7816协议的接口设计方案，芯片配置为发送器时，当数据接收错误且未在规定时刻将数据线拉高到高电平时，导致发送器判断失误，无法正常通信。芯片配置为接收器时，当检测到数据接收错误且未在规定时刻将数据线拉高到高电平，发送器发送数据帧的起始位是低电平时，接收器无法检测到正确的帧结构，导致通信错误，从而造成智能卡的接口通信性能低。


技术实现要素：

4.本技术实施例提供了接口短时驱动实现方法、装置、发送器和接收器。所述技术方案如下：
5.第一方面，本技术实施例提供了一种接口短时驱动实现方法，发送器和接收器基于同一数据线进行数据传输，所述方法包括：
6.所述发送器检测发送字符帧的奇偶校验位的值是逻辑0时，从所述字符帧的保护位开始位置驱动所述数据线到高电平状态并维持第一时间片后，释放所述数据线，通过上拉电阻保持所述数据线的高电平状态；
7.所述接收器对接收到的字符帧的奇偶校验位进行校验，若校验结果是错误，从第二预设时刻开始接管数据线，先驱动所述数据线是低电平状态并持续第二时间片或第三时间片，再驱动所述数据线处于高电平状态并持续第四时间片后，释放所述数据线；
8.所述发送器在第一预设时刻检测所述数据线的状态，根据所述数据线的状态，确定发送下一字符帧或重新发送所述字符帧。
9.第二方面，本技术实施例提供了一种接口短时驱动实现方法，所述方法包括：
10.所述发送器检测发送字符帧的奇偶校验位的值是逻辑0时，从所述字符帧的保护位开始位置驱动所述数据线到高电平状态并维持第一时间片后，释放所述数据线，通过上拉电阻保持所述数据线的高电平状态，以使得接收器对接收的所述字符帧进行校验，并根据校验结果改变所述数据线的状态；
11.所述发送器在第一预设时刻检测所述数据线的状态，并根据所述数据线的状态，确定发送下一字符帧或重新发送所述字符帧。
12.第三方面，本技术实施例提供了一种接口短时驱动实现方法，所述方法包括：
13.当所述数据线出现下降沿时，所述接收器开始接收字符帧；
14.所述接收器对接收到的字符帧的奇偶校验位进行校验，若校验结果是错误，从第二预设时刻开始接管数据线，先驱动所述数据线是低电平状态并持续第二时间片或第三时间片，再驱动所述数据线处于高电平状态并持续第四时间片后，释放所述数据线，以使得发送器进行字符帧的重新发送。
15.第四方面，本技术实施例提供了一种接口短时驱动实现装置，包括第一处理单元、第二处理单元；
16.所述第一处理单元，用于检测发送字符帧的奇偶校验位的值是逻辑0时，从所述字符帧的保护位开始位置驱动所述数据线到高电平状态并维持第一时间片后，释放所述数据线，通过上拉电阻保持所述数据线的高电平状态，以使得接收器对接收的所述字符帧进行校验，并根据校验结果改变所述数据线的状态；
17.所述第二处理单元，用于在第一预设时刻检测所述数据线的状态，并根据所述数据线的状态，确定发送下一字符帧或重新发送所述字符帧。
18.第五方面，本技术实施例提供了一种接口短时驱动实现装置，包括第三处理单元、第四处理单元；
19.所述第三处理单元，用于当所述数据线出现下降沿时，所述接收器开始接收字符帧；
20.所述第四处理单元，用于所述接收器对接收到的字符帧的奇偶校验位进行校验，若校验结果是错误，从第二预设时刻开始接管数据线，先驱动所述数据线是低电平状态并持续第二时间片或第三时间片，再驱动所述数据线处于高电平状态并持续第四时间片后，释放所述数据线，以使得发送器进行字符帧的重新发送。
21.第六方面，本技术实施例提供了一种发送器，至少包括存储器和处理器；其中，所述处理器，用于执行如上第二方面所述的接口短时驱动实现方法；所述存储器，用于存储处理器执行操作所需的程序。
22.第七方面，本技术实施例提供了一种接收器，至少包括存储器和处理器；其中，所述处理器，用于执行如上第三方面所述的接口短时驱动实现方法；所述存储器，用于存储处理器执行操作所需的程序。
23.第七方面，本技术实施例提供了一种芯片系统，所述芯片系统中的第一芯片配置为接收器，所述芯片系统中的第二芯片配置为发送器，发送器和接收器基于同一数据线进行数据传输，所述芯片系统执行上述第一方面所述的接口短时驱动实现方法。
24.本技术一些实施例提供的技术方案带来的有益效果至少包括：
25.本技术实施例提供的一种接口短时驱动实现方法，通过短时驱动数据线的方式，避免了现有技术中接口配置为发送器或接收器时，因数据线未及时拉高到预设电平位导致的通信错误。同时，本技术使接口达到更优的性能，无需外接上拉电阻元件，且能兼容更小的f/d参数，使得接口的性能提升更高。
附图说明
26.为了更清楚地说明本技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以
根据这些附图获得其他的附图。
27.图1是本技术实施例提供的一种接口短时驱动实现方法的流程示意图；
28.图2是本技术另一实施例提供的一种接口短时驱动实现方法的流程示意图；
29.图3是本技术另一实施例提供的字符帧结构的示意图；
30.图4是本技术另一实施例提供一种接口短时驱动实现方法的示意图；
31.图5是本技术另一实施例利用接口短时驱动实现方法的结果示意图；
32.图6是本技术另一实施例提供的一种接口短时驱动实现方法的流程示意图；
33.图7是本技术另一实施例提供的一种接口短时驱动实现方法的流程示意图；
34.图8是本技术另一实施例提供的一种发送器的模块示意图；
35.图9是本技术另一实施例提供的一种接收器的模块示意图。
具体实施方式
36.为使本技术的目的、技术方案和优点更加清楚，下面将结合附图对本技术实施例方式作进一步地详细描述。
37.下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本技术相一致的所有实施方式。相反，它们仅是如所附权利要求书中所详述的、本技术的一些方面相一致的装置和方法的例子。
38.在本技术的描述中，需要理解的是，术语“第一”、“第二”等仅用于描述目的，而不能理解为指示或暗示相对重要性。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本技术中的具体含义。此外，在本技术的描述中，除非另有说明，“多个”是指两个或两个以上。“和/或”，描述关联对象的关联关系，表示可以存在三种关系，例如，a和/或b，可以表示：单独存在a，同时存在a和b，单独存在b这三种情况。字符“/”一般表示前后关联对象是一种“或”的关系。
39.实施例一：
40.下面将结合附图1，对本技术实施例提供的一种接口短时驱动实现方法进行详细介绍。
41.本技术实施例提供的一种接口短时驱动实现方法，发送器和接收器基于同一数据线进行数据传输，包括以下步骤：
42.s1、发送器检测发送字符帧的奇偶校验位的值是逻辑0，从字符帧的保护位开始位置驱动数据线到高电平并维持第一时间片。
43.s2、释放数据线，通过上拉电阻保持数据线的高电平。
44.s3、接收器对接收到的字符帧的奇偶校验位进行校验，若校验结果是错误，从第二预设时刻开始接管数据线，先驱动数据线为低电平状态并持续第二时间片或第三时间片。
45.s4、接收器再驱动数据线维持高电平状态并持续第四时间片后，释放数据线。
46.s5、发送器在第一预设时刻检测数据线的状态，根据数据线的状态，确定发送下一字符帧或重新发送字符帧。
47.基于上述实施例，进一步地，步骤s5具体包括：
48.s51、发送器在第一预设时刻检测数据线，若是高电平，执行步骤s52，否则，执行步
骤s53。
49.s52、若数据线是高电平状态，则接收器接收正确，准备在第三预设时刻发送下一字符帧。
50.s53、若数据线是低电平状态，则接收器接收错误，发送器重新发送字符帧，直到接收器接收正确或发送器重复发送次数大于预设上限值。
51.基于上述实施例，进一步地，还包括步骤s6：
52.s6、若接收器对接收到的字符帧的奇偶校验位进行校验的校验结果是正确，在接收到的字符帧的保护位开始位置持续监测数据线，直到检测到数据线处于低电平，开始接收下一个字符帧。
53.基于上述实施例，进一步地，还包括s7：
54.s7、发送器检测字符帧的奇偶校验位的值是逻辑1时，发送器从字符帧的保护位开始位置释放数据线，并通过上拉电阻维持数据线的高电平状态。
55.基于上述实施例，进一步地，步骤s1中具体包括：
56.发送器检测发送字符帧的奇偶校验位的值是逻辑0时，发送器的硬件逻辑单元设置第一输出使能信号是高电平，并设置第一输出数据信号的值，从字符帧的保护位开始位置驱动数据线到高电平并维持第一时间片后，发送器的硬件逻辑单元设置第一输出使能信号是低电平。
57.基于上述实施例，进一步地，步骤s3中具体包括：
58.接收器对接收到的字符帧的奇偶校验位的校验结果是错误时，接收器的硬件逻辑单元设置第二输出使能信号是高电平，从第二预设时刻开始接管数据线，设置第二输出数据信号的值，驱动数据线是低电平状态并持续第二时间片或第三时间片。
59.基于上述实施例，进一步地，步骤s4中具体包括：
60.再次设置第二输出数据信号的值，驱动数据线处于高电平状态并持续第四时间片后，接收器的硬件逻辑单元设置第二输出使能信号是低电平，释放数据线。
61.基于上述实施例，进一步地，发送器驱动数据线到高电平状态，包括：
62.发送器检测第一输出使能信号是高电平时，控制数据线，发送器的管脚根据第一输出数据信号的值，输出预设电压值，驱动数据线到高电平状态。
63.发送器通过上拉电阻保持数据线的高电平，包括：
64.第一输出使能信号为低电平时，发送器释放数据线，发送器的管脚通过上拉功能保持高电平，以使数据线保持高电平状态。
65.接收器驱动数据线到高电平，包括：
66.第二输出使能信号是高电平时，接收器控制数据线，接收器的管脚根据第二输出数据信号的值，输出预设电压值，数据线到高电平；
67.接收器驱动数据线到低电平，包括：
68.第二输出使能信号是高电平时，接收器控制数据线，接收器的管脚根据第二输出数据信号的值，输出电压，驱动数据线到低电平。
69.基于上述实施例，进一步地，还包括：
70.第一预设时刻是字符帧的第11时刻，第二预设时刻是字符帧的10.5时刻，第三预设时刻是字符帧的第12时刻；
71.第一时间片是一个通信时钟周期，第二时间片是一个etu，第三时间片是2个etu，第四时间片是一个通信时钟周期。
72.本技术实施例提供的一种接口短时驱动实现方法，通过短时驱动数据线的方式，避免了现有技术中接口配置为发送器或接收器时，因数据线未及时拉高到预设电平位导致的通信错误。同时，本技术使接口达到更优的性能，无需外接上拉电阻元件，且能兼容更小的f/d参数，使得接口的性能提升更高。
73.实施例二：
74.下面将结合附图2，对本技术实施例提供的一种接口实现的方法进行详细介绍。
75.本技术实施例二适用于芯片系统，芯片系统包括第一芯片和第二芯片，第一芯片配置为接收器，第二芯片配置为发送器，发送器和接收器基于同一数据线进行数据传输，包括以下步骤：
76.110、发送器检测发送字符帧的奇偶校验位的值是逻辑0时，发送器的硬件逻辑单元设置第一输出使能信号是高电平，并设置第一输出数据信号的值。
77.例如，按照7816正向协议的帧结构，若发送数据0x03，则数据线上依次出现0_11000000_0_11，其中第一阶段是起始位逻辑0，第二阶段是低位先发的数据0x03，第三阶段是校验位逻辑0，第四阶段是保护位。
78.若发送数据0x01，则数据线上依次出现0_10000000_1_11，其中第一阶段是起始位逻辑0，第二阶段是低位先发的数据0x01，第三阶段是校验位逻辑1，第四阶段是保护位。
79.120、第一输出使能信号是高电平时，发送器先控制数据线，发送器的管脚根据第一输出数据信号的值，输出电压，驱动数据线从字符帧的保护位开始位置到高电平并维持第一时间片。
80.130、发送器的硬件逻辑单元再设置第一输出使能信号是低电平，释放数据线，发送器的管脚通过上拉功能保持高电平，使得数据线保持为高电平状态。
81.140、数据线出现下降沿时，接收器开始接收字符帧。
82.150、接收器对接收到的字符帧的奇偶校验位进行校验，若校验结果是错误，执行步骤160，否则，执行步骤240。
83.例如，按照7816正向协议的帧结构，若数据线上依次出现0_11000000_1_xxxx，其中第一阶段是起始位逻辑0，第二阶段是低位先发的数据0x03，第三阶段是校验位逻辑1，校验结果是错误。
84.若数据线上依次出现0_11000000_0_xxxx，其中第一阶段是起始位逻辑0，第二阶段是低位先发的数据0x03，第三阶段是校验位逻辑0，校验结果是正确。
85.160、若校验结果是错误，接收器从第二预设时刻开始接管数据线，接收器的硬件逻辑单元设置第二输出使能信号是高电平，同时设置第二输出数据信号的值。
86.170、第二输出使能信号是高电平时，接收器控制数据线，接收器的管脚根据第二输出数据信号的值，输出电压，驱动数据线到低电平持续第二时间片或第三时间片。
87.例如，若芯片系统中主机提供10m时钟，则一个通信时钟周期为100ns，而etu取决于主从双方通信协议，其上电复位值为1个etu时长等于372个通信时钟周期，即37200ns。
88.180、接收器的硬件逻辑单元再次设置第二输出数据信号的值。
89.190、第二输出使能信号是高电平时，接收器控制数据线，接收器的管脚根据第二
输出数据信号的值，输出预设电压值，驱动数据线到高电平持续第四时间片后，释放数据线。
90.200、发送器在第一预设时刻检测数据线的状态，若数据线是高电平状态，执行步骤210，否则执行步骤220。
91.例如，按照7816正向协议的帧结构，若发送送数据0x03，则数据线上依次出现0_11000000_0_1s1，其中保护位中间符号s所处的时刻即字符帧的11时刻。发送器在此时刻对数据线进行采样，并判断电平，执行对应步骤。
92.210、若数据线是高电平状态，则接收器接收正确，准备在第三预设时刻发送下一字符帧。
93.例如，若想要发送的数据为0x01,0x02,0x03
……
，发送器在发送数据0x01帧结构的第11时刻，检测到数据线为高电平，那么将在第12时刻发送数据0x02。
94.220、若数据线是低电平状态，则接收器接收错误，发送器重新发送字符帧，直到接收器接收正确或发送器重复发送次数大于预设上限值。
95.例如，若想要发送的数据为0x01,0x02,0x03
……
，发送器在发送数据0x01帧结构的11时刻，检测到数据线为低电平，那么将在第13时刻重新发送数据0x01。若重复发送次数预设上限值为4，且接收器一直接收错误，则发送器实际发送的数据是0x01,0x01,0x01,0x01,0x02,0x03
……
。
96.230、接收器持续监测数据线，直到检测到数据线处于低电平，开始接收下一个字符帧。
97.应理解，如图3-4所示，本技术适用于iso7816协议中t＝0、t＝1协议，现以t＝0协议为例，iso7816协议规定数据线上一个比特位持续的时间是基本时间单元(elementary time unit,etu)。基于公式1etu等于f/d个通信时钟周期的时长，其中f是时钟频率转换因子，d是比特率调节因子，f是通信时钟的频率。
98.t＝0协议中字符帧结构由12个etu时间段组成，其中起始位1为低电平，2-9是数据位，10是校验位，保护位11-12为高电平。
99.具体地，接收器对从数据线上接收到字符帧的校验位进行判断，如果校验位出错，则从第10.5时刻接管7816接口数据线，保持低电平持续1个或2个etu的时间，直到第11.5时刻或第12.5时刻释放数据线；如果校验位正确，则等待接收下一个字符帧结构。发送器在第11时刻对数据线进行检测，如果数据线为高电平，则将在第12时刻或第0时刻发送新的字符帧结构，如果数据线为低电平，则认为接收器本次接收出错，将在第13时刻或第0时刻重新发送本次字符帧结构，直到接收器正确接收或达到重复发送上限。
100.应理解，按照传统的接口设计方案，如果芯片配置为发送器，且发送奇偶校验位为逻辑0，发送器将释放数据线，依靠上拉电阻拉高数据线进入保护位，并在字符帧的第11时刻对数据线进行检测，判断接收器是否接收正确，是否需要重新发送本次帧结构。需要接收器上拉电阻在从第10时刻到第11时刻的1个etu时间内将数据线拉高，否则发送器将在第11时刻错误地检测到尚未拉高的数据线，从而不断的因判断出错而重新发送本次的帧结构，无法正常通信。
101.如果芯片配置为接收器，检测到字符帧的校验位错误，并设定错误信号为2个etu
的时间，则接收器将在字符帧的第10.5时刻接管数据线，驱动数据线为低电平，直到字符帧的第12.5时刻释放数据线，依靠上拉电阻将数据线拉高到高电平。发送器在字符帧的第11时刻检测到数据线为低电平后，将在第13时刻重新发送本次帧结构的起始位低电平，如此就需要接收器上拉电阻在0.5个etu的时间内将数据线由低电平拉高到高电平，否则发送器在第13时刻重新发送起始位低电平时，数据线上没有高电平到低电平的下降沿变化，接收器无法检测到新的字符帧结构，造成通信错误。
102.由公式可知，1个etu的时长与f/d个通信时钟的周期相等，且大量的实际应用中初始etu的f/d参数为372，即1个etu时长为372个通信时钟周期；最小etu的f/d参数为8，即1个etu时长为8个通信时钟周期。需要发送器或接收器将数据线从低电平变为高电平的最小时长为0.5个etu的时间，即4个通信时钟周期，这是传统方案中的上拉电阻无法实现的。
103.本技术中短时驱动的时长为1个通信时钟周期时，既可以达到缩短数据线电平转换的时间的效果，又不会对通信造成影响，引起双向驱动等问题。下面将以f/d参数最小值为例进行具体描述，如果参数最小值都可以满足，则更大的参数必然可以正常通信。f/d参数最小值8，即1个etu时长为8个通信时钟周期，0.5个etu时长为4个通信时钟周期。
104.当芯片配置为发送器时，如果发送的校验位为逻辑0，之后即将进入保护位，在字符帧的第10时刻，发送器持续掌控数据线，将数据线驱动为高电平，并保持1个通信周期，之后释放数据线，由上拉电阻继续保持保护位数据线上的高电平。这种设计实现数据线在极短时间内由低电平到高电平的转换，可以确保发送器在第11时刻检测到的低电平一定是接收器驱动的低电平，而不是因电平转换过慢还在向保护位高电平过渡的低电平。在本技术中，即使接收器接收到的校验位错误，想要在第10.5时刻掌控数据线，将其驱动为低电平，也不会出现双向驱动影响通信的情况，因为发送器从第10时刻开始驱动高电平，在1个通信时钟后释放数据线，距离第10.5时刻仍余3个通信时钟。
105.当芯片配置为接收器时，如果检测到校验位错误，并设定错误信号为2个etu的时间，则接口将在字符帧的第10.5时刻接管数据线，驱动为低电平，直到字符帧的第12.5时刻，将数据线驱动为高电平，并保持1个通信时钟，之后释放数据线，依靠上拉电阻保持数据线上的高电平，直到发送器在字符帧的13时刻接管数据线，重新发送本次帧结构。这就确保发送器在出错重发的字符帧第13时刻掌管数据线时，数据线一定是高电平，随后，发送器发送起始位低电平的时，也保证了接收器可以因足够的高电平而正确的检测到起始位的下降沿，开始新帧结构的接收。同时，因为发送器从字符帧的第12.5时刻开始，仅驱动1个通信时钟，小于4个通信时钟，未到第13时刻，所以在发送器出错重发时，不会出现双向驱动影响通信的情况。
106.图5为将数据线从低电平驱动到高电平所需时间与上拉电阻将数据线从低电平拉高到高电平所需时间的对比示意图。通过对常规7816接口进行测试，得到如图中所示数值，上拉电阻将数据线从低电平拉高到3.3v所需时间约3.422us；将数据线从低电平驱动到3.3v所需时间约3.778ns，因此，驱动所需时间极短，约为上拉电阻所需时间的九百分之一。在此基础上，传统设计的7816接口为了获得更高的性能，往往在数据线端，额外焊接上拉电阻元件，即使如此，其在f/d参数为12时，能正常通信时钟频率也不过10m，如果f/d参数为8，
则性能更低。本技术采用上述短时驱动数据线的设计，无需外接上拉电阻元件，就能达到更优的性能，哪怕是在f/d参数为8的条件下，能够正常通信的时钟频率仍高达60m，如果f/d参数更大，则性能更高。以etu速率为标准，应用本技术中方法中的接口的性能达到传统设计的方案的9倍。
107.本技术实施例提供的一种接口短时驱动实现方法，通过短时驱动数据线的方式，避免了现有技术中接口配置为发送器或接收器时，因数据线未及时拉高到预设电平位导致的通信错误。同时，本技术使接口达到更优的性能，无需外接上拉电阻元件，且能兼容更小的f/d参数，使得接口的性能提升更高。
108.实施例三：
109.下面结合图6对本技术实施例提供的一种接口短时驱动实现方法进行详细介绍，包括以下步骤：
110.310、发送器检测发送字符帧的奇偶校验位的值是逻辑0时，发送器的硬件逻辑单元设置第一输出使能信号是高电平，并设置第一输出数据信号的值。
111.320、发送器检测到第一输出使能信号是高电平时，控制数据线，发送器的管脚根据第一输出数据信号的值，输出预设电压值，驱动数据线从字符帧的保护位开始位置到高电平并维持第一时间片。
112.330、发送器的硬件逻辑单元设置第一输出使能信号是低电平，释放数据线，发送器的管脚通过上拉功能保持高电平，数据线保持为高电平，以使得接收器对接收的字符帧进行校验，根据校验结果改变数据线的状态。
113.340、发送器在第一预设时刻检测数据线的状态，若数据线是高电平状态，执行步骤350，否则执行步骤360。
114.350、若数据线是高电平状态，则接收器接收正确，发送器准备在第三预设时刻发送下一字符帧。
115.360、若数据线是低电平状态，则接收器接收错误，发送器重新发送字符帧，直到接收器接收正确或发送器重复发送次数大于预设上限值。
116.本技术实施例提供的一种接口短时驱动实现方法，通过短时驱动数据线的方式，避免了现有技术中接口配置为发送器或接收器时，因数据线未及时拉高到预设电平位导致的通信错误。同时，本技术使接口达到更优的性能，无需外接上拉电阻元件，且能兼容更小的f/d参数，使得接口的性能提升更高。
117.实施例四：
118.下面结合图7对本技术实施例提供的一种接口短时驱动实现方法进行详细介绍，包括以下步骤：
119.410、接收器检测到数据线出现下降沿时，开始接收字符帧。
120.420、接收器对接收到的字符帧的奇偶校验位进行校验，若校验结果是错误，执行步骤430，否则，执行步骤470。
121.430、若校验结果是错误，接收器的硬件逻辑单元设置第二输出使能信号是高电平，接收器从第二预设时刻开始接管数据线，同时设置第二输出数据信号的值。
122.440、第二输出使能信号是高电平时，接收器控制数据线，接收器的管脚根据第二输出数据信号的值，输出电压，驱动数据线到低电平并持续第二时间片或第三时间片。
123.450、再次设置第二输出数据信号的值。
124.460、接收器检测到第二输出使能信号是高电平时，控制数据线，接收器的管脚根据第二输出数据信号的值，输出预设电压值，驱动数据线到高电平持续第四时间片后，释放数据线，以使得发送器进行字符帧的重新发送。
125.470、在接收到的字符帧的保护位开始位置持续监测数据线，直到检测到数据线处于低电平，开始接收下一个字符帧。
126.本技术实施例提供的一种接口短时驱动实现方法，通过短时驱动数据线的方式，避免了现有技术中接口配置为发送器或接收器时，因数据线未及时拉高到预设电平位导致的通信错误。同时，本技术使接口达到更优的性能，无需外接上拉电阻元件，且能兼容更小的f/d参数，使得接口的性能提升更高。
127.实施例五：
128.下面结合图8对本技术实施例提供的一种接口短时驱动实现装置进行详细介绍，接口短时驱动实现装置包括第一处理单元、第二处理单元。
129.第一处理单元，用于检测发送字符帧的奇偶校验位的值是逻辑0时，从字符帧的保护位开始位置驱动数据线到高电平状态并维持第一时间片后，释放数据线，通过上拉电阻保持数据线的高电平状态，以使得接收器对接收的字符帧进行校验，并根据校验结果改变数据线的状态；
130.第二处理单元，用于在第一预设时刻检测所述数据线的状态，并根据数据线的状态，确定发送下一字符帧或重新发送字符帧。
131.本技术实施例提供的一种接口短时驱动实现装置，通过短时驱动数据线的方式，避免了现有技术中接口配置为发送器或接收器时，因数据线未及时拉高到预设电平位导致的通信错误。同时，本技术使接口达到更优的性能，无需外接上拉电阻元件，且能兼容更小的f/d参数，使得接口的性能提升更高。
132.实施例六：
133.下面结合图9对本技术实施例提供的一种接口短时驱动实现装置进行详细介绍。接口短时驱动实现装置包括包括第三处理单元、第四处理单元。
134.第三处理单元，用于当数据线出现下降沿时，接收器开始接收字符帧；
135.第四处理单元，用于接收器对接收到的字符帧的奇偶校验位进行校验，若校验结果是错误，从第二预设时刻开始接管数据线，先驱动数据线是低电平状态并持续第二时间片或第三时间片，再驱动数据线处于高电平状态并持续第四时间片后，释放数据线，以使得发送器进行字符帧的重新发送。
136.本技术实施例提供的一种接口短时驱动实现装置，通过短时驱动数据线的方式，避免了现有技术中接口配置为发送器或接收器时，因数据线未及时拉高到预设电平位导致的通信错误。同时，本技术使接口达到更优的性能，无需外接上拉电阻元件，且能兼容更小的f/d参数，使得接口的性能提升更高。
137.本技术提供一种发送器，至少包括存储器和处理器；其中，所述处理器，用于执行如上技术方案中任意一项所述的接口短时驱动实现方法；所述存储器，用于存储处理器执行操作所需的程序。
138.本技术提供一种接收器，至少包括存储器和处理器；其中，所述处理器，用于执行
如上述技术方案中所述的接口短时驱动实现方法；所述存储器，用于存储处理器执行操作所需的程序。
139.本技术还提供一种芯片系统，所述芯片系统中的第一芯片配置为接收器，所述芯片系统中的第二芯片配置为发送器，发送器和接收器基于同一数据线进行数据传输，所述芯片系统执行上述技术方案中任一项所述的接口短时驱动实现方法。
140.本技术领域技术人员可以理解，可以用计算机程序指令来实现这些结构图和/或框图和/或流图中的每个框以及这些结构图和/或框图和/或流图中的框的组合。本技术领域技术人员可以理解，可以将这些计算机程序指令提供给通用计算机、专业计算机或其他可编程数据处理方法的处理器来实现，从而通过计算机或其他可编程数据处理方法的处理器来执行本技术公开的结构图和/或框图和/或流图的框或多个框中指定的方案。
141.其中，本技术装置的各个模块可以集成于一体，也可以分离部署。上述模块可以合并为一个模块，也可以进一步拆分成多个子模块。
142.本领域技术人员可以理解附图只是一个优选实施例的示意图，附图中的模块或流程并不一定是实施本技术所必须的。
143.本领域技术人员可以理解实施例中的装置中的模块可以按照实施例描述进行分布于实施例的装置中，也可以进行相应变化位于不同于本实施例的一个或多个装置中。上述实施例的模块可以合并为一个模块，也可以进一步拆分成多个子模块。
144.上述本技术序号仅仅为了描述，不代表实施例的优劣。
145.以上公开的仅为本技术的几个具体实施例，但是，本技术并非局限于此，任何本领域的技术人员能思之的变化都应落入本技术的保护范围。