高速采样电路及包含该高速采样电路的SerDes接收机、芯片

高速采样电路及包含该高速采样电路的serdes接收机、芯片
技术领域
1.本实用新型涉及采样电路技术领域，具体涉及一种高速采样电路及包含该高速采样电路的serdes接收机、芯片。


背景技术：

2.高速串行接口(serializer-deserializer,serdes)是数据中心的核心器件之一，支撑了5g通信、自动驾驶、远程医疗等大数据应用场景对高速数据传输的要求。接收机位于serdes的接收端，用于将接收到的高速串行信号转换为低速并行信号，然后交于后续部分进行数字处理。采样电路是serdes接收机的重要组份，用于对接收信号进行采样、量化。随着数据传输速率不断提升，采样电路的时间裕度越来越小，如何提升响应速度，实现快速采样量化是高速 serdes接收机需要解决的关键问题。
3.现有采样电路一般基于strongarm结构，如图1所示，mos管m0在时钟信号clk的控制下提供尾电流，mos管m1和mos管m2作为输入对管， m3～m6组成锁存器，m7/m8为上拉mos管。该电路的工作原理为：在时钟信号clk为低电平时，m7/m8导通，m0截止，输出端vop/von均被上拉至 vdd，此时为重置阶段；当clk为高电平时，m0导通，m7/m8截止。假设 vip》vin，那么流经m1的电流大于流经m2的电流，von端的电压下降会快于 vop端，vop-von就是放大后的vip-vin，此时为采样阶段；随着von端的电压下降，m6逐渐导通导通，一旦m6导通，m6和m4组成的反相器会使vop 端电压结束下降而被迅速拉高，m5和m3组成的反相器会继续拉低von端电压，此时为再生阶段；最终vop被上拉至vdd，von被下拉至地，此时为判决阶段。同理若vip《vin，最终vop将被下拉至地，von被上拉至vdd。可见当输入vip》vin时，输出vop》von，当vip《vin时，输出vop《von，实现了正确的电平判决。
4.显然，在一个时钟周期内，strongarm结构只有一半时间处于工作状态，再加上寄生电容的影响，该电路必须在远小于一半的时钟周期内完成采样、再生和判决。在高速数据率下，将面临严苛的时序裕度。


技术实现要素：

5.针对现有技术存在的上述问题，本实用新型提供了一种高速采样电路及包含该高速采样电路的serdes接收机、芯片，目的是缓解采样电路紧张的时序裕度。
6.为实现上述目的，本实用新型采用的技术方案是：
7.一方面，本实用新型提供一种高速采样电路，包括：
8.尾电流电路，用于提供尾电流；
9.输入电路，包括mos管m1和m2，mos管m1和m2组成输入对管， mos管m1的源极和mos管m2的源极连接，mos管m1的栅极接输入vip 端，mos管m2的栅极接输入vin端；
10.隔离电路，包括mos管m3和m4，mos管m3和m4作为隔离管，mos 管m3的源极接mos管m1的漏极，mos管m4的源极接mos管m2的漏极，mos管m3的栅极接mos管m4的栅极，mos管m3的漏极接mos管 m5的漏极，mos管m4的漏极接mos管m6的漏极，mos管m5的栅极接 mos管m6的栅
极，mos管m5的源极、mos管m6源极均连接vdd端；
11.锁存器电路，mos管m7、m8、m9、m10、m11组成锁存器，mos管 m7的源极、mos管m9源极均连接vdd端，mos管m7的栅极连接mos 管m8的栅极，mos管m9的栅极连接mos管m10的栅极，mos管m7的漏极接mos管m8的漏极，mos管m9的漏极接mos管m10的漏极，mos 管m8的源极、mos管m10的源极和mos管m11的漏极连接，mos管m11 的栅极接时钟信号clk，mos管m11的源极接地；
12.mos管m5的漏极、mos管m7的漏极和mos管m9的栅极共同接输出 von端，mos管m6的漏极、mos管m7的栅极和mos管m9的漏极共同接输出vop端。
13.本实用新型将采样、判决操作分别分配到时钟低电平和高电平两个阶段内完成，当时钟信号clk为低电平时，锁存器中mos管m7～m11停止工作， mos管m3、m4、m5、m6导通，输出信号vop-von为放大后的vip-vin，此时处于采样阶段；当时钟信号clk为高电平时，mos管m0、m1、m2、m3、 m4、m5、m6均截止，m7、m8、m9、m10和m11组成的锁存器利用正反馈将采样阶段结束前一刻的采样值锁存输出，此时为判决阶段。
14.作为本实用新型的优选方案，还包括预充电电路，预充电电路包括mos 管m12、mos管m13和两个寄生电容cx，mos管m12的源极接vdd端， mos管m13的源极接vdd端，mos管m12的栅极作为输入vip端与mos 管m1的栅极连接，mos管m13的栅极作为输入vin端与mos管m2的栅极连接，mos管m12的漏极接mos管m1的漏极，mos管m13的漏极接mos 管m2的漏极，第一寄生电容的一端连接在mos管m3的源极与接mos管 m1的漏极之间的x点处，第一寄生电容的另一端接地，第二寄生电容的一端连接在mos管m4源极与接mos管m2的漏极之间的x点处，第二寄生电容的另一端接地。
15.另一方面，本实用新型提供一种serdes接收机，包括采样电路，所述采样电路为上述任一种高速采样电路。
16.另一方面，本实用新型提供一种芯片，包括上述任一种高速采样电路。
17.相对于现有技术，本实用新型具体以下有益技术效果：
18.1、相对传统strongarm架构，本实用新型具有缓解时序裕度的优点，具体体现在：(1)将采样、判决操作分别分配到时钟低电平和高电平两个阶段内完成，降低了对电路响应速度的要求；(2)通过添加mos管m12、mos管m13 两个预充电管，抵消寄生电容影响，提升了输出响应速度。
19.2、相对传统strongarm架构，本实用新型具有输出负载电容小的优点，具体体现在：由于mos管m12与mos管m1组成了cmos反相器，mos管 m13与mos管m2组成了cmos反相器，节点x处信号接近满摆幅。mos 管m3和mos管m4作为隔离管，采用小尺寸即可实现隔离，同时降低了电路增益的要求。mos管m5和mos管m6亦可采用小尺寸，从而降低了输出端负载电容，起到扩展带宽的作用。
附图说明
20.下面结合附图和具体实施方式对本实用新型作进一步详细的说明。
21.图1为传统strongarm结构采样电路结构示意图；
22.图2为本实用新型一实施例的电路结构示意图；
23.图3为图2所示实施例的时序图；
24.本实用新型目的实现、功能特点及优点将结合实施例，参照附图做进一步说明。
具体实施方式
25.下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型的一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。
26.需要说明，在本实用新型中如涉及“第一”、“第二”等的描述仅用于描述目的，而不能理解为指示或暗示其相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。在本实用新型的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。
27.另外，本实用新型各个实施例之间的技术方案可以相互结合，但是必须是以本领域普通技术人员能够实现为基础，当技术方案的结合出现相互矛盾或无法实现时应当认为这种技术方案的结合不存在，也不在本实用新型要求的保护范围之内。
28.本实用新型一实施例提供一种新型的高速采样电路，目的是缓解采样电路紧张的时序裕度，其电路结构如图2所示，mos管m0提供尾电流，mos管 m1和mos管m2是输入对管，mos管m3和mos管m4为隔离管，mos 管m7～m11组成锁存器，mos管m12和mos管m13为预充电管。
29.尾电流电路，用于提供尾电流。尾电流电路包括mos管m0，mos管 m0的漏极连接mos管m1的源极、mos管m2的源极，mos管m0的栅极接vb，mos管m0的源极接地，其中vb是预设的偏置电压。
30.输入电路，包括mos管m1和m2，mos管m1和m2组成输入对管， mos管m1的源极和mos管m2的源极连接，mos管m1的栅极接输入vip 端，mos管m2的栅极接输入vin端；
31.隔离电路，包括mos管m3和m4，mos管m3和m4作为隔离管，mos 管m3的源极接mos管m1的漏极，mos管m4的源极接mos管m2的漏极，mos管m3的栅极接mos管m4的栅极，mos管m3的漏极接mos管 m5的漏极，mos管m4的漏极接mos管m6的漏极，mos管m5的栅极接 mos管m6的栅极，mos管m5的源极、mos管m6源极均连接vdd端；
32.锁存器电路，mos管m7、m8、m9、m10、m11组成锁存器，mos管 m7的源极、mos管m9源极均连接vdd端，mos管m7的栅极连接mos 管m8的栅极，mos管m9的栅极连接mos管m10的栅极，mos管m7的漏极接mos管m8的漏极，mos管m9的漏极接mos管m10的漏极，mos 管m8的源极、mos管m10的源极和mos管m11的漏极连接，mos管m11 的栅极接时钟信号clk，mos管m11的源极接地。
33.mos管m5的漏极、mos管m7的漏极和mos管m9的栅极共同接输出 von端，mos管m6的漏极、mos管m7的栅极和mos管m9的漏极共同接输出vop端。
34.预充电电路，预充电电路包括mos管m12、mos管m13和两个寄生电容cx，mos管m12的源极接vdd端，mos管m13的源极接vdd端，mos 管m12的栅极作为输入vip端与mos管m1的栅极连接，mos管m13的栅极作为输入vin端与mos管m2的栅极连接，mos管m12的漏极接mos管 m1的漏极，mos管m13的漏极接mos管m2的漏极，第一寄生电容的一端连接在mos管m3的源极与接mos管m1的漏极之间的x点处，第一寄生电容的另一端接地，第二寄生电容的一端连接在
mos管m4源极与接mos 管m2的漏极之间的x点处，第二寄生电容的另一端接地。
35.该电路的工作原理为：将采样、判决操作分别分配到时钟低电平和高电平两个阶段内完成，当时钟信号clk为低电平时，锁存器中mos管m7～m11 停止工作，mos管m3、m4、m5、m6导通，输出信号vop-von为放大后的 vip-vin，此时处于采样阶段；当时钟信号clk为高电平时，mos管m0、m1、 m2、m3、m4、m5、m6均截止，m7、m8、m9、m10和m11组成的锁存器利用正反馈将采样阶段结束前一刻的采样值锁存输出，此时为判决阶段。可以发现，与传统strongarm结构将采样、判决操作在相同半个周期内完成不同，该电路在clk变为高电平之前，已经完成了采样、放大操作，clk为低电平的半个周期内只需完成判决操作，缓解了紧张的时序裕度。
36.通过添加mos管m12、mos管m13两个预充电管，用于抵消节点x处寄生电容cx的影响，加快输入信号变化时x点处的电平跳变，提升了输出响应速度。具体原理为：serdes接收机工作稳定后，在时钟数据恢复电路(clockand data recovery，cdr)的作用下，时钟信号跳变沿与数据码元中点对齐，如图3所示。以半速采样架构为例(即采样时钟周期等于2个单位码元长度)，理想状态下，当输入信号发生变化时，采样阶段具有1/4周期的建立时间。然而由于节点x处存在寄生电容，其充放电过程将减缓x点处的跳变速度(比如当输入信号vip从低电平变化为高电平时，寄生电容cx需要放电；vip从高电平变化为低电平时，寄生电容cx需要充电)，进而影响输出端电平跳变，延长采样建立时间。由于mos管m12与mos管m1组成了cmos反相器， mos管m13与mos管m2组成了cmos反相器，在输入信号变化时，加快寄生电容cx的充放电速度，从而缓解对采样建立时间的影响。
37.本实用新型的另一实施例中，提供一种serdes接收机，包括采样电路，所述采样电路上述实施例中所述的高速采样电路。
38.本实用新型的另一实施例中，提供一种芯片，包括上述实施例中所述的高速采样电路。
39.虽然以上描述了本实用新型的具体实施方式，但是本领域熟练技术人员应当理解，这些仅是举例说明，可以对本实施方式做出多种变更或修改，而不背离本实用新型的原理和实质，本实用新型的保护范围仅由所附权利要求书限定。