整，并且向本领域的技术人员充分地传达本发明的范围。在本公开中涉及的全部“实施例”表示在本文中公开的本发明构思的实施例。所呈现的实施例仅仅是实例，并非旨在限制本发明构思。
[0034]还应当注意的是，在本说明书中，“连接/耦接”不仅表示一个部件直接与另一个部件耦接，还表示经由中间部件与另一个部件间接耦接。另外，在说明书中使用的“包括/包含”或“包括有/包含有”表示存在或增加一个或多个部件、步骤、操作以及元件。此外，只要未在句子中特意提及，单数形式可以包括复数形式。
[0035]图1是图示为帮助理解本发明的实施例而呈现的常规的互补金属氧化物半导体(CMOS)图像传感器(CIS)的框图。
[0036]参见图1，CMOS图像传感器包括:像素阵列110、驱动器与地址解码器120、控制部分130、斜坡信号发生部分140、比较部分150和计数部分160。
[0037]像素阵列110包括多个像素，其被布置成基于利用像素而将入射光转换成电模拟信号、以及输出电模拟信号。驱动器与地址解码器120基于行和/或列来控制像素阵列的操作。控制部分130产生用于控制CMOS图像传感器的每个组成元件的操作时序的时钟和控制信号。在控制部分130中产生的时钟和控制信号可以包括输入时钟CLK和初始化信号Init等。斜坡信号发生部分140在控制部分130的控制下产生用作参考信号的斜坡信号，以及将斜坡信号输出至比较部分150。
[0038]从像素阵列110读取的模拟像素信号与斜坡信号(是在斜坡信号发生部分140中产生的参考信号)进行比较，以及通过在比较部分150和计数部分160中的模数转换器来计数，以及被转换成数字信号。像素信号基于列输出。为此，比较部分150和计数部分160可以包括基于列的多个比较器151和多个计数器161。由于第一行的像素信号经由基于列形成的多个信号处理装置并行地同时被处理，所以CMOS图像传感器可以高速操作，其中就频带和噪声两方面而言性能得到改善。
[0039]图2是图示为帮助理解本发明的实施例而呈现的常规的计数器的框图。
[0040]参见图2，计数器210包括最小有效位(LSB)单元块211和n_l个触发器FF 212。最低有效位(LSB)单元块211基于在控制部分130中产生的初始化信号Init来被初始化，接收来自控制部分130的输入时钟clk和来自比较器151的互相关双重采样输出ras_ouT，以及确定LSB。n-Ι个触发器212接收LSB单元块211的输出，并且将输出的每个比特位的值输出。存储器220可以被形成为将计数结果储存在计数器210的后部。存储器220可以包括η个锁存器，其接收从控制部分130加载的负载信号。
[0041]然而，由于需要具有高像素密度和高速度输出的CMOS图像传感器，所以需要能通过将时钟频率减小一半来高速操作的双数据速率(DDR)计数器。
[0042]在典型的DDR计数器中时钟的逻辑高状态和低状态用作LSB信号。
[0043]由于复杂的输入时钟控制、LSB保持控制、和信号等，典型的DDR计数器可以引起基于输入时钟的极性和计数开始信号之间的关系的一个编码或多个编码错误和额外的功耗。
[0044]为了解决这些问题，根据本发明的实施例的DDR计数器通过利用计数器使能信号(即，计数开始信号)的上升沿来检测输入时钟的相邻时钟的状态，并且通过利用检测出的相邻时钟状态来将输入时钟反相或不反相，以防止计数编码错误，以及其通过基于计数器使能信号的下降沿来保持LSB而以其多区段顺序地执行计数操作。
[0045]图3是图示根据本发明的一个实施例的DDR计数器的框图。
[0046]参见图3，DDR计数器包括输入时钟控制部分310和LSB控制部分320。输入时钟控制部分310通过基于计数器使能信号(即，计数开始信号)来检测输入时钟的相邻时钟的状态而控制输入时钟的状态。LSB控制部分320基于计数器使能信号来保持最低有效位，以及以多区段对输入时钟控制部分310中产生的第一时钟顺序地执行计数操作。
[0047]输入时钟控制部分310通过利用计数器使能信号(即，计数开始信号)的上升沿来检测相邻时钟的状态，以及通过利用检测出的相邻时钟的状态来将输入时钟反相或者不反相，使得可以防止DDR计数器的计数编码错误。
[0048]LSB控制部分320可以通过利用计数器使能信号的下降来保持LSB，以及以多区段对输入时钟控制部分310中产生的第一时钟顺序地计数。
[0049]总之，根据本发明的实施例的DDR计数器的结构和操作方法如下。
[0050]首先，计数操作被控制成在计数开始信号CNT_EN的上升沿产生之后输入时钟CLK的第一边沿处开始，以将基于DDR计数器的输入时钟极性和计数开始信号CNT_EN之间的关系的编码错误最小化。
[0051]第二，当顺序地执行计数操作时，LSB需要被保持。多区段连续计数操作被控制成通过经由计数开始信号CNT_EN的下降沿对LSB状态采样来执行，而不需要除了计数开始信号CNT_EN之外的额外信号。
[0052]第三，当输入时钟CLK被采样时，由于利用了计数开始信号CNT_EN的上升沿所以时钟触发被最小化。当计数开始信号CNT_EN处于逻辑低电平时，通过阻挡输入时钟CLK而将浪费的功耗最小化。
[0053]参照图3至图6B来详细地描述根据本发明的实施例的DDR计数器的结构和操作。
[0054]输入时钟控制部分310将第一时钟CLK_i输出至LSB控制部分320，使得通过基于计数开始信号CNT_EN对输入时钟CLK的极性采样、并且将输入时钟CLK反相或不反相以防止计数编码错误而输入时钟CLK的第一计数操作在输入时钟CLK的第一边沿处开始，而与输入时钟CLK的极性无关。
[0055]为此，输入时钟控制部分310包括计数区段确定块311、时钟采样块312和第一反相/不反相块313。计数区段确定块311接收输入时钟CLK和计数开始信号CNT_EN，以及确定计数区段。时钟采样块312基于计数开始信号CNT_EN来对输入时钟CLK的极性采样，以确定输入时钟CLK的极性。第一反相/不反相块313通过基于从时钟采样块312产生的时钟采样结果INVaK来将计数区段确定块311的输出反相或不反相以将第一时钟CLK_i输出至LSB控制部分320。第一反相/不反相块313可以利用多路复用器MUX来实现。
[0056]输入时钟控制部分310还可以包括第三反相/不反相块314，其用于通过基于在控制部分130中产生的控制信号(例如，标志信号FLAG)来将在比较器151中产生的互相关双重采样输出CDS_0UT反相或不反相而输出计数开始信号CNT_EN。第三反相/不反相块314是当执行递增计数操作时所需的额外组成元件。
[0057]计数区段确定块311包括:延迟单元311A，用于将从第三反相/不反相块314中输出的计数开始信号CNT_EN延迟；以及与非(NAND)门311B，其用于对在控制部分130中产生的输入时钟CLK和在延迟单元311A中延迟的计数开始信号CNT_EN执行与非(NAND)操作。延迟单元311A可以利用多个缓冲器来实现。
[0058]参见图4，时钟采样块312包括:脉冲发生单元410，其用于基于计数开始信号CNT_EN来产生用于对输入时钟CLK采样的脉冲；以及储存单元420，其用于储存在从脉冲发生单元410输入脉冲时的时刻的输入时钟CLK的状态值，即逻辑高电平的值或逻辑低电平的值。例如，脉冲可以具有与输入时钟CLK 一样窄的宽度。储存单元420可以利用基于计数开始信号CNT_EN而被复位的锁存器来实现。
[0059]参照图5A和图5B来详细地描述输入时钟控制部分310的操作。
[0060]当计数开始信号CNT_EN处于逻辑低电平时，输入时钟CLK被与非(N