本发明涉及无线电技术领域，尤其涉及一种基于射频捷变收发器AD9361的雷达引信及其设计方法，可广泛应用于起爆时机的控制、选择最佳的攻击点、按照预定策略完成起爆控制。
背景技术：
引信是利用目标信息、环境信息、平台信息和网络信息，按预定策略引爆或引燃战斗部装药，并可选择攻击点，给出续航或增程发动机点火指令以及毁伤效果信息的控制系统。引信作为武器系统实施终端毁伤的控制核心，在武器系统(或体系)的对抗中具有十分重要的作用。引信处于武器系统终端毁伤“生与死”对抗的第一线，它与武器系统的信息交联是信息战争下急需发展的关键技术。目前常用的引信是基于模拟电路实现的，基于模拟电路实现的引信系统在调试过程中通过手动校正参数，在一定条件下可以获得较好的性能。但模拟电路实现的引信系统也存在着以下几个方面的弊端：(1)系统不具备可编程能力，灵活度较差，一种引信系统只能针对特定的目标，当目标特性发生改变时，引信系统很难适应新的目标特性，这就造成了系统性能的下降，难以应对目前复杂多变的战争环境。(2)模拟电路实现的引信系统由分立元件搭建而成，这就不可避免的造成整个系统的体积过于庞大，在要求小型化的今天，庞大的引信系统很难满足弹载系统空间条件的限制，制约了弹体本身体积的进一步缩小。
技术实现要素：
针对上述问题，本发明的目的在于提供一种基于射频捷变收发器AD9361的雷达引信及其设计方法，构造了一个开放性、标准化、模块化、可重构的通用引信平台。为达到上述目的，本发明的实施例采用如下技术方案予以实现。技术方案一：一种基于射频捷变收发器AD9361的雷达引信，所述射频捷变收发器AD9361集成了模数转换器、数模转换器、混频器、滤波器、功率放大器，所述雷达引信包括射频捷变收发器AD9361和控制器FPGA，所述射频捷变收发器AD9361通过串行外设接口SPI与控制器FPGA通信。技术方案一的特点和进一步的改进为：所述串行外设接口SPI的接口数据为24位数据格式，其中，前6位数据用于设置总线方向和所传输数据的字节数；中间10位数据用于传输数据的写入地址；后8位数据用于传输待写入的寄存器参数值。技术方案二：一种基于射频捷变收发器AD9361的雷达引信设计方法，所述设计方法应用于包含射频捷变收发器AD9361和控制器FPGA组成的雷达引信中，所述设计方法包括：步骤1，配置所述射频捷变收发器AD9361的性能参数；步骤2，所述射频捷变收发器AD9361获取发射信号，将所述发射信号通过所述射频捷变收发器AD9361的发射通道进行发射，所述发射信号预先存储于控制器FPGA中，所述发射信号用于探测目标；步骤3，所述射频捷变收发器AD9361接收回波信号，将所述回波信号通过所述射频捷变收发器AD9361的接收通道进行接收，然后发送至控制器FPGA；步骤4，所述控制器FPGA根据接收到的回波信号获取目标的运动参数值，若所述目标的运动参数值满足起爆条件，则所述控制器FPGA输出起爆信号，所述起爆条件和所述起爆信号预先存储于所述控制器FPGA中。技术方案二的特点和进一步的改进为：(1)步骤1中，所述射频捷变收发器AD9361的性能参数至少包括：射频捷变收发器AD9361的基带时钟参数，发射通道的滤波器参数，接收通道的滤波器参数，发射通道混频器的本振信号频率，接收通道混频器的本振信号频率，发射通道增益放大器的增益衰减系数，接收通道增益放大器的增益衰减系数。(2)步骤2中，所述发射信号为伪随机编码信号，所述伪随机编码信号的复数表达式为：其中，f0为载波信号频率，为相位调制函数。(3)步骤2中，将所述发射信号通过所述射频捷变收发器AD9361的发射通道进行发射，具体包括：所述发射信号通过控制器FPGA发送至射频捷变收发器AD9361，经射频捷变收发器AD9361发射通道进行数模转换、插值、滤波、混频、放大处理，通过射频捷变收发器AD9361实现信号发射。(4)步骤3中，将所述回波信号通过所述射频捷变收发器AD9361的接收通道进行接收，具体包括：所述射频捷变收发器AD9361接收回波信号，所述回波信号经过接收通道进行混频、滤波、抽取、模数转换处理，发送给控制器FPGA。(5)步骤4中，所述控制器FPGA根据接收到的回波信号获取目标的运动参数值，具体包括：所述控制器FPGA对接收到的回波信号进行匹配滤波和多普勒积累，得到目标的运动参数值，所述运动参数值包含距离参数、速度参数和角度参数；所述控制器FPGA中预先存储起爆门限值，若所述距离参数、所述速度参数和所述角度参数的加权平均值大于所述起爆门限值，则所述控制器FPGA输出起爆信号。本发明具有如下优点：第一，本发明的射频发射和接收部分通过AD9361芯片实现，相比于传统模拟电路实现方案，将引信系统中多个组成部分如：数模转换器(ADC)、模数转换器(DAC)、混频器、滤波器、增益控制、射频放大部分集成于单一芯片AD9361，一方面缩减了系统体积，降低了系统功耗。另一方面，AD9361的各种参数通过软件配置的方法实现，可根据目标特性随时修改系统参数，以应对复杂的战场环境，应用上方便、灵活，具有很强的适应性。第二，本发明将引信的各种功能(如波形生成、参数控制、数字采样、调制解调、信号提取处理等)用软件来完成，形成具有高度灵活性、开放性的无线电引信系统。系统基于中频采样和数字信号处理技术，将引信的信号产生、波形调制与解调、干扰及背景杂波下的目标信号检测、起爆功能控制等，集成于引信系统的可编程逻辑器件(FPGA)和射频捷变收发器(AD9361)实现。基于FPGA编程软件实现相应的数学模型和算法，从而使引信硬件平台对不同的作战条件、交会状态、高低空背景环境和干扰条件具有自适应性和功能可扩展性。附图说明为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。图1为本发明实施例提供的一种基于射频捷变收发器AD9361的雷达引信设计方法的流程示意图。具体实施方式下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。AD9361是一款高性能、多通道的单一芯片集成的射频捷变收发器，该器件集成射频前端与灵活的混合信号基带部分为一体，集成了模数转换器(ADC)，数模转换器(DAC)，混频，滤波等功能。为处理器提供可配置数字接口，从而简化设计导入。AD9361工作频率范围为70MHz至6GHz，涵盖大部分特许执照和免执照频段，支持的通道带宽范围为200kHz至56MHz。本发明实施例提供一种基于射频捷变收发器AD9361的雷达引信，所述射频捷变收发器AD9361集成了模数转换器、数模转换器、混频器、滤波器、功率放大器，所述雷达引信包括射频捷变收发器AD9361和控制器FPGA，所述射频捷变收发器AD9361通过串行外设接口SPI与控制器FPGA通信。所述串行外设接口SPI的接口数据为24位数据格式，其中，前6位数据用于设置总线方向和所传输数据的字节数；中间10位数据用于传输数据的写入地址；后8位数据用于传输待写入的寄存器参数值。本发明实施例还提供一种基于射频捷变收发器AD9361的雷达引信设计方法，所述设计方法应用于包含射频捷变收发器AD9361和控制器FPGA组成的雷达引信中，如图1所示，所述设计方法包括：步骤1，配置所述射频捷变收发器AD9361的性能参数。步骤1中，所述射频捷变收发器AD9361的性能参数至少包括：射频捷变收发器AD9361的基带时钟参数，发射通道的滤波器参数，接收通道的滤波器参数，发射通道混频器的本振信号频率，接收通道混频器的本振信号频率，发射通道增益放大器的增益衰减系数，接收通道增益放大器的增益衰减系数。具体的，对所述射频捷变收发器AD9361的性能参数进行软件配置包括：(1)使能射频捷变收发器AD9361的时钟信号，并对射频捷变收发器AD9361的基带时钟参数进行配置。通过锁相环锁定基带时钟频率。(2)利用射频捷变收发器AD9361专用滤波器设计软件对发射和接收信号通道滤波器参数进行设计，设置其截止频率，滤波器阶数，得到发射通道和接收通道的滤波器设计参数。(3)配置射频锁相环参数，对发射混频器和接收混频器参数进行设置，配置发射混频器本振信号频率和接收混频器本振信号频率。(4)对发射通道和接收通道的增益放大器进行配置，设置其增益衰减系数。至此射频捷变收发器AD9361参数配置完毕。示例性的，对射频捷变收发器AD9361寄存器的配置为：射频捷变收发器AD9361通过一个串行外设接口(SPI)与控制器FPGA通信。该接口允许控制器FPGA通过一种简单地址数据串行总线协议，设置射频捷变收发器AD9361寄存器参数。SPI接口数据遵循一种24位格式。前6位用于设置总线方向和需要传输的字节数。接下来的10位为数据的写入地址。最后8位是待写入的寄存器参数值。射频捷变收发器AD9361的时钟配置包括基带时钟配置和本振时钟配置。基带时钟配置：基带时钟用于生成所有基带相关的时钟信号。这些包括ADC和DAC的采样时钟、数据接口时钟信号和所有数据帧信号。可编程频率范围为700MHz至1400MHz，具体取决于系统的数据速率和采样速率要求。根据设计要求，设置基带时钟频率为1280MHz，通过查阅寄存器配置手册，可得寄存器地址和基带时钟计算公式，带入相应的计算参数，得到寄存器参数值，通过SPI接口对AD9361进行配置。本振时钟配置：射频捷变收发器AD9361含有两个完全相同的本振时钟合成器，用于为射频信号路径生成需要的本振时钟，一个用于接收器，一个用于发射器。可编程频率范围为70MHz至6GHz，具体取决于目标特性参数值。本发明实施例中设置接收器和发射器的本振时钟频率为2.4GHz，通过查阅寄存器手册，计算相应参数，并最终通过SPI接口对相关寄存器进行配置。射频捷变收发器AD9361的滤波器配置：控制器FPGA产生的I路和Q路信号在进入射频捷变收发器AD9361内部DAC之前，要先经过一个不带插值选项的完全可编程128抽头有限长冲击响应(FIR)滤波器，以实现对I路和Q路信号进行滤波，以移除采样伪像。在进行滤波器配置时，使用射频捷变收发器AD9361提供的Matlab软件插件对通带宽度、带外衰减、截至频率进行设置，得到所需配置的滤波器系数值，通过查阅寄存器手册，得到相应的寄存器地址，并通过SPI接口将滤波器系数值写入相对应的寄存器，以实现FIR滤波器的配置。步骤2，所述射频捷变收发器AD9361获取发射信号，将所述发射信号通过所述射频捷变收发器AD9361的发射通道进行发射。所述发射信号预先存储于控制器FPGA中，所述发射信号用于探测目标。示例性的，用Matlab软件产生156点的二相编码信号，将其量化为12bit有符号数据，并将产生的数据存入FPGA的ROM中，通过FPGA将数据除送至AD9361，以实现信号发射。步骤2中，所述发射信号为伪随机编码信号，所述伪随机编码信号的复数表达式为：其中，f0为载波信号频率，为相位调制函数。对于二相编码信号来说，只有0和π两种可能的取值，可用二进制相位序列表示，也可以用二进制序列表示。本发明中所产生的二相编码信号为13位巴克码信号{Kw}＝[1,1,1,1,1,-1,-1,1,1,-1,1,-1,1]，利用Matlab软件产生156点，数据位宽为12位的巴克码信号，并将产生的巴克码信号存入控制器FPGA的存储器中，以实现二相编码信号的产生。步骤2中，将所述发射信号通过所述射频捷变收发器AD9361的发射通道进行发射，具体包括：所述发射信号通过控制器FPGA发送至射频捷变收发器AD9361，经射频捷变收发器AD9361发射通道进行数模转换、插值、滤波、混频、放大处理，通过射频捷变收发器AD9361实现信号发射。步骤3，所述射频捷变收发器AD9361接收回波信号，将所述回波信号通过所述射频捷变收发器AD9361的接收通道进行接收，然后发送至控制器FPGA。步骤3中，将所述回波信号通过所述射频捷变收发器AD9361的接收通道进行接收，具体包括：所述射频捷变收发器AD9361接收回波信号，所述回波信号经过接收通道进行混频、滤波、抽取、模数转换处理，发送给控制器FPGA。步骤4，所述控制器FPGA根据接收到的回波信号获取目标的运动参数值，若所述目标的运动参数值满足起爆条件，则所述控制器FPGA输出起爆信号。所述起爆条件和所述起爆信号预先存储于所述控制器FPGA中。步骤4中，所述控制器FPGA根据接收到的回波信号获取目标的运动参数值，具体包括：所述控制器FPGA对接收到的回波信号进行匹配滤波和多普勒积累，得到目标的运动参数值，所述运动参数值包含距离参数、速度参数和角度参数。所述控制器FPGA中预先存储起爆门限值，若所述距离参数、所述速度参数和所述角度参数的加权平均值大于所述起爆门限值，则所述控制器FPGA输出起爆信号。所述控制器FPGA对接收到的回波信号依次进行数字下变频、匹配滤波和多普勒积累。具体的，数字下变频的过程如下：数字变频器有数字混频器、数字控制振荡器(NCO)和低通滤波器三部分组成，本发明将数字化后的实信号分为两路，一路乘以cos(wcn)，下变频到0中频，形成与原始信号相位相同的信号；另一路乘以sin(wcn)，下变频到0中频，形成与原信号正交的信号。其数学表达式为：其中fc为中频信号的载频(中心频率)，Ts是采样间隔，S(n)表示ADC后输出的实信号，y(n)为数字下变频后输出。具体的，匹配滤波的过程如下：匹配滤波的方法有很多，大致可以归纳为三种：直接相关法、快速傅立叶变换法和频域分析法，本发明采用的是基于傅立叶变换的方法，其基本思想是将信号经FFT变换到频域，然后乘以匹配滤波所要求的频域加权系数(系统匹配函数)，再经IFFT变换到时域得到压缩结果。对于距离脉冲压缩，由于距离匹配函数是固定的，可以预先将匹配函数存储在Rom存储器中，实际处理时直接从Rom存储器读取，然后与输入信号FFT变换后的结果相乘。又具体的，多普勒积累的过程如下：多普勒积累采用快速傅里叶变换(FFT)处理，就是在距离上将回波信号分为许多距离单元，然后通过M次发射的回波，在同一距离门上进行相干积累(多普勒滤波)，这样不但可以提高信噪比，还可以测量目标速度。方案采用多组滤波器并行处理实现速度的测量。对各个滤波器采用FIR滤波器单独设计的方式进行处理，这样做的目的是FIR结构的滤波器能够根据不同的速度进行单独设计，每个滤波器对0点的抑制独立可控。本领域普通技术人员可以理解：实现上述方法实施例的全部或部分步骤可以通过程序指令相关的硬件来完成，前述的程序可以存储于计算机可读取存储介质中，该程序在执行时，执行包括上述方法实施例的步骤；而前述的存储介质包括：ROM、RAM、磁碟或者光盘等各种可以存储程序代码的介质。以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。