元的栅极一起连接控制栅线CGO上，存储单元C2的栅极和第二行其它所述存储单元的栅极一起连接控制栅线CGl上。
[0026]根据上面各结构的描述可知，对于图2和图3所示闪存存储单元阵列结构，如果采用传统的对角线地址译码测试，只能检测到一半的地址译码电路。这是因为，前面提到的镜像结构的存在，导致一列中上下两个相邻存储单元共用一条字线，但是它们的位线是不同的，即它们各自连接一条位线(存储单元Cl的源极连接位线BLO，存储单元C2的源极连接位线BLl);如果采用传统对角线地址译码的测试方法，每个镜像结构中都只有其中一个存储单元对应的译码电路(行译码器和列译码器)得到测试，而另一个存储单元对应的译码电路未得到测试(例如存储单元Cl对应译码电路得到测试，而存储单元C2对应译码电路未得到测试)，造成所述方法只能检测到一半的译码电路。
[0027]为此，本发明提出一种新的测试方法，以对具有镜像对称结构存储单元的闪存中，各个存储单元的行和列对应的译码器进行全面而有效的扫描测试。
[0028]为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
[0029]本发明实施例提供一种闪存译码电路测试方法，其中，闪存译码电路包括:呈m行η列阵列排布的存储单元，其中m和η为正偶数；同一列中，第一个所述存储单元开始，每相邻两个所述存储单元为一个镜像对称结构;一个所述镜像对称结构的两个所述存储单元连接同一条字线;每个所述存储单元都连接其所在行的行译码器和其所在列的列译码器。
[0030]图4显示了当m和η均等于4时的存储单元阵列。(Χ0，Υ0)、(XI ,Yl), (Χ2，Υ2)和(Χ3，Υ3)的坐标中，Xi代表的是存储单元在整个阵列中的行坐标，i所对应的整数即为存储单元所在行数减去I得到的整数，同样的，Y j代表的是存储单元在整个阵列中的列坐标，j所对应的整数即为存储单元所在列数减去I得到的整数。
[0031 ]闪存译码电路测试方法包括:将m行η列所述存储单元全部划分为呈2sRs列阵列，在划分过程中，每次划分出的阵列都为剩余所述存储单元能够划分出的最大28行8列阵列；在测试时，从第一列所述存储单元开始至第s列所述存储单元，按以下次序对相应的所述行译码器和所述列译码器进行测试:对第k列第2k-l行所在存储单元对应的所述行译码器和所述列译码器进行测试;对第k列第2k行所在存储单元对应的所述行译码器和所述列译码器进行测试;其中，s为正整数，2s小于等于m且2s小于等于n，k为I至s的整数。根据上述描述可知，第k列第2k-l行所在存储单元和第k列第2k行所在存储单元为一个所述镜像对称结构。
[0032]本实施例中，m和η均等于4，可以将全部4行4列所述存储单元划分为两个4行2列阵列。图4中，用虚线框(未标注)包围两个4行2列阵列。由于本实施例所提供的存储单元阵列与图2和图3所表示的存储单元阵列相同，因此，本实施例所提供的存储单元阵列中，具体的物理结构示意图和对应的电路结构示意图可以参考图2和图3，并且相应的结构及性质可以参考本说明书前述内容。
[0033]本发明对每个2sSs列阵列都进行测试，也就是说，对两个4行2列阵列都进行测试。但本实施例中，仅对其中一个(左边虚线框所包围这个)4行2列阵列的测试过程进行说明，另一个4行2列阵列的测试过程完全不同，不再赘述。
[0034]在对左边虚线框所包围4行2列阵列进行测试的过程中，本实施例具体的，对k等于I对应的结构进行测试，即对第I列第I行所在存储单元对应的所述行译码器和所述列译码器进行测试，然后对第I列第2行所在存储单元对应的所述行译码器和所述列译码器进行测试。进行完成k等于I的测试后，对k等于2对应的结构进行测试，即对第2列第3行所在存储单元对应的所述行译码器和所述列译码器进行测试，然后对第2列第4行所在存储单元对应的所述行译码器和所述列译码器进行测试。
[0035]在对第k列第2k_l行所在存储单元对应的所述行译码器和所述列译码器进行测试包括:对第k列第2k-l行所在存储单元写入“O”；对第k列第2k-l行所在存储单元进行读出操作。
[0036]例如，k等于I对应的结构进行测试时，对第I列第I行所在存储单元写入“O”；对第I列第I行所在存储单元进行读出操作。
[0037]在对第k列第2k行所在存储单元对应的所述行译码器和所述列译码器进行测试包括:对第k列第2k行所在存储单元写入“O” ；对第k列第2k行所在存储单元进行读出操作。
[0038]例如，k等于I对应的结构进行测试时，在对第I列第2行所在存储单元对应的所述行译码器和所述列译码器进行测试包括:对第I列第2行所在存储单元写入“O”；对第I列第2行所在存储单元进行读出操作。
[0039]在上述过程中，对第k列第2k_l行所在存储单元写入“O”包括:对第k列第2k_l行所在存储单元所连接的控制栅线加第一控制电压;对第k列第2k行所在存储单元所连接的控制栅线加第二控制电压;所述第一控制电压大于所述第二控制电压;对第k列第2k-l行所在存储单元所连接的位线加第一位线电压;对第k列第2k行所在存储单元所连接的位线加第二位线电压;所述第一位线电压大于所述第二位线电压;对所述字线加第一字线电压。
[0040]例如，对第I列第I行所在存储单元写入“O”包括:对第I列第I行所在存储单元所连接的控制栅线加第一控制电压;对第I列第2行所在存储单元所连接的控制栅线加第二控制电压;所述第一控制电压大于所述第二控制电压;对第I列第I行所在存储单元所连接的位线加第一位线电压;对第I列第2行所在存储单元所连接的位线加第二位线电压;所述第一位线电压大于所述第二位线电压;对所述字线加第一字线电压。
[0041 ] 本实施例中，所述第一控制电压可以为7V?10V，所述第二控制电压可以为5V?7V，所述第一位线电压可以为4V?7V，所述第二位线电压可以为0V，所述第一字线电压可以为2V?4V。
[0042]在上述过程中，对第k列第2k行所在存储单元写入“O”的过程包括:对第k列第2k_l行所在存储单元所连接的控制栅线加第三控制电压;对第k列第2k行所在存储单元所连接的控制栅线加第四控制电压;所述第三控制电压小于所述第四控制电压;对第k列第2k-l行所在存储单元所连接的位线加第三位线电压;对第k列第2k行所在存储单元所连接的位线加第四位线电压;所述第三位线电压小于所述第四位线电压;对所述字线加第二字线电压。
[0043]例如，在上述过程中，对第I列第2行所在存储单元写入“O”的过程包括:对第I列第I行所在存储单元所连接的控制栅线加第三控制电压;对第I列第2行所在存储单元所连接的控制栅线加第四控制电压;所述第三控制电压小于所述第四控制电压;对第I列第I行所在存储单元所连接的位线加第三位线电压;对第I列第2行所在存储单元所连接的位线加第四位线电压;所述第三位线电压小于所述第四位线电压;对所述字线加第二字线电压。本实施例中，所述第三控制电压可以为5V?7V，所述第四控制电压可以为7V?10V，所述第一位线电压可以为0V，所述第二位线电压可以为4V?7V，所述第二字线电压可以为2V?4V。
[0044]在上述过程中，对第k列第2k_l行所在存储单元进行读出操作的过程包括:对第k列第2k-l行所在存储单元所连接的控制栅线加第五控制电压;对第k列第2k行所在存储单元所连接的控制栅线加第六控制电压;所述第五控制电压小于所述第六控制电压;对第k列第2k-l行所在存储单元所连接的位线加第五位线电压;对第k列第2k行所在存储单元所连接的位线加第六位线电压;所述第五位线电压大于所述第六位线电压;对所述字线加第三字线电压。
[0045]例如，对第2列第3行所在存储单元进行读出操作的过程包括:对第2列第3行所在存储单元所连接的控制栅线加第五控制电压;对第2列第4行所在存储单元所连接的控制栅线加第六控制电压;所述第五控制电压小于所述第六控制电压;对第2列第3行所在存储单元所连接的位线加第五位线电压;对第2列第4行所在存储单元所连接的位线加第六位线电压;所述第五位线电压小于所述第六位线电压;对所述字线加第三字线电压。
[0046]本实施例中，所述第五控制电压可以为OV，所述第六控制电压可以为4V?7V，所述第五位线电压可以为0V，所述第六位线电压可以为0.5V?2V，所述第三字线电压可以为3V
?6V0
[0047]在上述过程中，对第k列第2k行所在存储单元进行读出操作的过程包括:对第k列第2k-l行所在存储单元所连接的控制栅线加第七控制电压;对第k列第2k行所在存储单元所连接的控制栅线加第八控制电压;所述第七控制电压大于所述第八控制电压;对第k列第2k-l行所在存储单元所连接的位线加第七位线电压;对第k列第2k行所在存储单元所连接的位线加第八位线电压;所述第七位线电压大于所述第