具有可调整输出分配器的锁相环的制作方法
【技术领域】
[0001]以下描述涉及集成电路装置(“1C”)。更确切地说，以下描述涉及具有用于IC的可调整输出分配器的锁相环。
【背景技术】
[0002]集成电路可使用锁相环(“PLL”)以产生振荡信号，例如，具有时钟模式(“时钟信号”或“时钟”)的信号。
[0003]对于高频模拟PLL，在此类模拟PLL中在输出IQ分配器中生成I和Q信号可能是成问题的，这是由于此类IQ分配器的不同灵敏度曲线。
[0004]因此，期望的是且有用的是提供克服与IQ分配器的不同灵敏度曲线相关联的一个或多个限制的模拟PLL。
【发明内容】
[0005]一种设备大体上涉及提供经分配的信号输出。在此类设备中，控制器经耦合以接收参考频率计数和反馈频率计数以确定其间的差异以提供控制设置。分配器经耦合以接收控制设置以提供经分配的信号输出。所述分配器包含可调整负载阻抗。所述控制设置经耦合以调整所述分配器的负载阻抗以调整分配器的自身谐振频率。
[0006]一种方法大体上涉及调谐可调整分配器。在此类方法中，起始校准模式以使得可调整分配器自身谐振以获得反馈计数。确定参考计数与反馈计数之间的差异以产生误差向量。使用误差向量获得控制设置。可调整分配器是通过控制设置调整的。
[0007]—种方法大体上涉及调整集成电路裸片中的锁相环的操作范围。在此类方法中，停用锁相环的压控振荡器的输出。扫掠锁相环的可调整IQ分配器的代码。获得自身谐振频率作为对应于代码扫掠的可调整IQ分配器的输出。用经扫掠的所述代码填充表，所述代码具有其相应的指标。所述指标相应地与自身谐振频率相关联。所述代码的一个代码经选择以用于预先确定的操作频率以调整集成电路裸片中的另一锁相环中的另一可调整IQ分配器。
[0008]鉴于下文的【具体实施方式】以及权利要求书将认识到其它特征。
【附图说明】
[0009]附图示出了示例性设备和/或方法。然而，附图不应被视作限制权利要求书的范围，而是仅用于说明和理解。
[0010]图1是描绘示例性正交锁相环(“QPLL”)的框图。
[0011]图2是描绘示例性可调整锁相环(“PLL”)的框图。
[0012]图3是描绘示例性常规可调整IQ分配器的示意图/框图。
[0013]图4是描绘用于IQ分配器的示例性灵敏度曲线的曲线图，例如，图3的IQ分配器。
[0014]图5是描绘用于IQ分配器的示例性灵敏度曲线的曲线图，举例来说，例如，在调谐此类IQ分配器之前的图3的IQ分配器。
[0015]图6是描绘用于IQ分配器的另一示例性灵敏度曲线的曲线图，举例来说，例如，在调谐此类IQ分配器之后的图3的IQ分配器。
[0016]图7是描绘示例性PLL调谐流程的流程图。
[0017]图8是描绘示例性代码相较于频率曲线的曲线图。
[0018]图9是描绘示例性操作范围调整流程的流程图。
[0019]图10是描绘示例性柱状现场可编程门阵列(“FPGA”)架构的简化框图。
【具体实施方式】
[0020]在以下描述中，阐述许多特定细节以提供对本文中描述的具体实例的更彻底的描述。然而，所属领域的技术人员应显而易见，可在没有下文给出的所有具体细节的情况下实践一个或多个其它实例和/或这些实例的变体。在其它例子中，未详细地描述熟知的特征以免混淆本文中的实例的描述。为便于说明，在不同的图式中使用相同的数字标记以参考相同的项目；然而，所述项目在替代实例中可能不同。
[0021]在描述若干图中说明性地描绘的实例之前，提供总体介绍以有助于进一步的理解。
[0022]对于高频模拟PLL应用，在此类模拟PLL的输出处的多相滤波器常规地倾向于损耗过大。因此，IQ分区常规地用于此类模拟PLL应用。不幸的是，半导体方法拐角可能使得一些IQ分配器具有(如果存在的话)用于输入幅值的过于狭窄的频率范围。
[0023]如下文另外详细描述，IQ分配器的自身谐振频率可以在调谐之前得到确定，即，IQ分配器的处于其自然状态下的自身谐振频率。如果此类自身谐振频率过于远离模拟PLL的此类IQ分配器的预先确定的频率输出，那么此类IQ分配器经调整或调谐以将此类自身谐振频率移动到至少接近(如果没有达到)此类预先确定的频率输出。这可增大此类模拟PLL的用于输入幅值的操作频率范围，并且此IQ分配器可以较低输入幅值工作。因此，此类IQ分配器之前的级可以较低功率操作。因此，宽频率操作范围可以提供用于高频模拟PLL。
[0024]如下文另外详细描述，操作其VCO停用的模拟PLL、具有为零的，即不明显的电压输入的IQ分配器可自身谐振。具有自身谐振IQ分配器的模拟PLL可使其负载阻抗得到调整直到此类自身谐振频率锁定到参考频率，即，“阻抗锁定回路”状况。
[0025]通过牢记上述总体理解，在下文中大体上描述了用于PLL及其IQ分配器的各种配置。
[0026]图1是描绘本发明人先前已知的示例性正交锁相环(“QPLL”)100的框图。QPLL100包含相位频率检测器(“PFD”)101、可选多路复用器(“mux”)103、环路滤波器104、压控振荡器(“VC0”)电路105、IQ分配器120、第一电平移位器121、第二电平移位器122和反馈分配器124。PFD 101可以包含充电栗(“CP”)102。VCO电路105可以包含VCO 106和mux 109。VCO 106可以包含上部频带(“UB”)VCO 107和下部频带(“LB”)VCO 108。为清楚起见借助于实例而非限制，应假定使用如在QPLL 100中的QPLL配置。参看图2进一步描述QPLL 100的信号110到118以及信号131到135。然而，为清楚起见不必以不必要的细节描述QPLL 100的配置。
[0027]图2是描绘示例性可调整锁相环(“PLL”)200的框图。集成电路裸片，例如，图10的FPGA 1000或另一集成电路裸片，可以包含多个可调整PLL 200。这些可调整PLL 200中的每个或一些可以包含可调整阻抗IQ分配器120。为了阻抗的调整，可以调整IQ分配器120的负载电阻和/或负载电容。
[0028]在此实例中，可调整PLL 200是可调整QPLL ;然而，在其它实施方案中可以使用更多分区以提供更多信号输出以用于覆盖与在此实例中相比更多的相。可调整QPLL 200包含图1的QPLL 100可调整QPLL 200进一步包含控制器210。
[0029]具有用于调整VCO 106的电容的控制器的QPLL由本受让人的加利福尼亚、圣何塞的赛灵思(Xilinx)有限公司的其它人建议。然而，控制器210经配置以提供用于单独地或另外地相对于调整VCO 106的电容而调整IQ分配器120。为清楚起见借助于实例而非限制，应假定控制器210经耦合和配置以用于调整IQ分配器120和VCO 106这两者，然而在其它实施方案中控制器210可能未经配置和耦合以用于调整VCO 106的电容。
[0030]依此，IQ分配器120可以用于例如替代多相滤波器。具有多个级的多相滤波器，即，较宽操作频率范围，倾向于是在高频处有损耗的(例如，近似10到12dB)，即频率通常高于近似1GHz。依此，QPLL 200可以用于高频应用，S卩，用于在近似1GHz或更高处的参考时钟信号110。
[0031]可调整QPLL 200提供经分配的信号输出，例如，正交时钟信号132和133。尽管两个正交时钟信号132和133，这两个正交时钟信号132和133表不在正交中的四个信号，mux 109可在UB振荡信号116与LB振荡信号117之间进行选择。
[0032]控制器210可以包含第一计数器201、第二计数器202和有限状态机(“FSM”) 203。第一计数器201可以经耦合以接收参考时钟信号110以提供参考频率计数信号(“参考频率计数”)211以用于信号110。第二计数器202可以经耦合以接收反馈时钟信号135以提供反馈频率计数信号(“反馈频率计数”)212以用于信号135。计数器201和202可以是或可以不是控制器210的一部分；然而，控制器210经耦合以接收参考频率计数21获得反馈频率计数212以确定其间的差异以提供控制设置，如下文另外详细描述。
[0033]IQ分配器120，其在此实例中是一分为二式IQ分配器，可以经耦合以接收控制设置信号(“控制设置”)213以用于在控制器210的分配器校准模式中的IQ分配器120的校准。IQ分配器120可以经调整以提供经分配的信号输出236，例如，在此实例中的正交时钟信号132和133。在下文中以额外的细节描述了控制器210的检查电路204、LUT 205和寄存器250，以及到控制器210的输入信号251和252。
[0034]图3是描绘示例性常规可调整IQ分配器300的示意图/框图。在此实例中，IQ分配器300是一分为二式分配器。可调整IQ分配器300可以用于图1和2的IQ分配器120。
[0035]IQ分配器300包含耦合到I电路302的Q电路301。Q电路301和I电路302经耦合以接收正侧时钟信号(“Clkp”)310和负侧时钟信号(“Clkn”)320。图2中的这些时钟信号310和320可以是响应于控制选择信号118从mux 109选择性地输出作为振荡器输出131的UB振荡信号116和LB振荡信号117。因为时钟310和320是相对于彼此异相的，例如通常是180度异相，所以IQ分配器300可以被注入锁定到此类时钟的频率，如通常时钟310和320中的两者处于相同频率处。
[0036]Q电路301和I电路302相应地包含可调整电路311和312。可调整电路311和312中的每一个可以耦合在用于模拟装置的供应电压(例如，Avc