图4是本发明第二实施例的栅极驱动电路的G0A电路单元的电路图。
[0023]图5是本发明第三实施例的栅极驱动电路的G0A电路单元的电路图。
[0024]图6是本发明第四实施例的栅极驱动电路的G0A电路单元的电路图。
【具体实施方式】
[0025]请参阅图1，图1是本发明的液晶显示器10的功能方块图。液晶显示器10包含基板14以及源极驱动器(source driver) 16。基板14上设置数个呈矩阵排列的像素(pixel)和栅极驱动(G0A)电路12，而每一个像素包含三个分别代表红绿蓝(RGB)三原色的像素单元20构成。以一个1024X768分辨率的液晶显示器10来说，共需要1024X768X3个像素单元20组合而成。G0A电路12输出扫描信号使得每一行的晶体管22依序开启，同时源极驱动器16则输出对应的数据信号至一整列的像素单元20使其充电到各自所需的电压，以显示不同的灰阶。当同一行充电完毕后，G0A电路12便将该行的扫描信号关闭，然后G0A电路12再输出扫描信号将下一行的晶体管22打开，再由源极驱动器16对下一行的像素单元20进行充放电。如此依序下去，直到所有像素单元20都充电完成，再从第一行开始充电。
[0026]在目前的液晶显示面板设计中，G0A电路12即每隔一固定间隔输出扫描信号。以一个1024X768分辨率的液晶显示器10以及60Hz的更新频率为例，每一个画面的显示时间约为1/60 = 16.67ms。所以每一个扫描信号的脉冲为16.67ms/768 = 21.7 μ s。而源极驱动器16则在这21.7 μ s的时间内，将像素单元20充放电到所需的电压，以显示出相对应的灰阶。
[0027]请参阅图2，图2是本发明第一实施例的G0A电路单元SR(n)的电路图。G0A电路12包含数个串接(cascade-connected)的G0A电路单元SR(n)。每一级G0A电路单元SR(n)用来依据前一级GOA电路单元SR(n-l)输出的扫描信号G(n_l)、后一级GOA电路单元SR(n+l)输出的扫描信号G(n+1)、第一时钟信号CK1、第二时钟信号CK2、第三时钟信号CK3、第四时钟信号CK4、第一开启信号D2U以及第二开启信号U2D，在输出端输出扫描信号G(n)。每一级GOA电路单元SR(n)包含扫描控制模块100、输入控制模块200、输出控制模块300、稳压模块400、上拉维持模块500、上拉辅助模块600、作用模块700和负载电容Cload。
[0028]扫描控制模块100包含第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5和第六晶体管T6。第一晶体管T1的栅极电性连接第一开启信号D2U，其源极电性连接后一级G0A电路单元SR(n+l)输出的扫描信号G(n+1)。第二晶体管T2的栅极电性连接第二开启信号U2D，其源极电性连接前一级G0A电路单元SR(n-l)输出的扫描信号G(n-l)。第三晶体管T3的栅极电性连接第一开启信号D2U，其源极电性连接第四时钟信号CK4。第四晶体管T4的栅极电性连接第二开启信号U2D，其源极电性连接第二时钟信号CK2。第五晶体管T5的栅极电性连接后一级G0A电路单元SR(n+l)输出的扫描信号G(n+1)，其源极电性连接第一固定电压VGH。第六晶体管T6的栅极电性连接前一级G0A电路单元SR(n-l)输出的扫描信号G(n-l)，其源极电性连接第五晶体管T5的漏极。
[0029]输入控制模块200电性连接第一晶体管T1的漏极和第二晶体管T2的漏极，用来依据第三时钟信号CK3，导通前一级G0A电路单元SR(n-l)输出的扫描信号G (n_l)或是后一级G0A电路单元SR(n+l)输出的扫描信号G(n+1)。输入控制模块200包含第七晶体管T7，其栅极电性连接第三时钟信号CK3，其源极电性连接第一晶体管T1的漏极和第二晶体管T2的漏极。
[0030]输出控制模块300电性连接控制节点Q(n)，用来依据施加于控制节点Q(n)的电压，控制输出扫描信号G(n)。输出控制模块300包含第八晶体管T8和第一电容Cl。第八晶体管T8的栅极电性连接控制节点Q (η)，其源极电性连接第一时钟信号CK1。第一电容C1的两端分别连接第八晶体管Τ8的漏极和栅极。
[0031]稳压模块400电性连接输出控制模块300，用来稳定控制节点Q (η)的电压，并防止漏电。稳压模块400包含第九晶体管T9，其漏极电性连接第六晶体管Τ6的漏极，其栅极电性连接第二固定电压VGL，其源极电性连接第八晶体管Τ8的栅极。
[0032]上拉维持模块500电性连接扫描控制模块100、输入控制模块200、输出控制模块300和稳压模块400，用来维持控制节点Q(n)在非扫描期间的高电平，以及维持扫描信号G(n)的高电平。上拉维持模块500包含第十晶体管T10、第十一晶体管T11、第十二晶体管T12、第十三晶体管T13及第二电容C2。第十晶体管T10的漏极电性连接第六晶体管T6的漏极，其栅极电性连接第三晶体管T3的漏极以及第四晶体管T4的漏极，其源极电性连接第二固定电压VGL。第^^一晶体管T11的漏极电性连接第一固定电压VGH，其栅极电性连接第十晶体管T10的漏极，其源极电性连接第七晶体管T7的漏极。第十二晶体管T12的漏极电性连接第一固定电压VGH，其栅极电性连接第十晶体管T10的漏极，其源极电性连接第八晶体管T8的漏极。第十三晶体管T13的漏极电性连接第一固定电压VGH，其栅极电性连接第七晶体管T7的漏极，其源极电性连接第十晶体管T10的漏极。第二电容C2的两端电性连接第一固定电压VGH和第十晶体管T10的漏极。
[0033]上拉辅助模块600电性连接上拉维持模块500，用来控制输入控制模块200在控制节点Q (η)充电期间的漏电。上拉辅助模块500包含第十四晶体管Τ14，其漏极电性连接第一固定电压VGH，其栅极电性连接第七晶体管Τ7的源极，其源极电性连接第十晶体管Τ10的漏极。
[0034]作用模块700电性连接上拉维持模块500，用来依据栅极启动信号GAS控制G0A电路单元(η)是否输出扫描信号G(η)。作用模块700包含第十五晶体管15和第十六晶体管16。第十五晶体管15的漏极电性连接第一固定电压VGH，其栅极电性连接栅极启动信号GAS,其源极电性连接第十晶体管T10的漏极。第十六晶体管T16的漏极和栅极皆电性连接栅极启动信号GAS，其源极电性连接输出端以输出扫描信号G(n)。
[0035]依据图2所示的实施例，每一晶体管皆为P型金氧半导体(P-type metal oxidesemiconductor, PMOS)晶体管，第一固定电压VGH为高电平，第二固定电压VGL为低电平。
[0036]请一并参阅图3，图3是图2所示各种输入信号、输出信号和节点电压的时序图。当每一级G0A电路单元SR(n)收到栅极开启信号GAS后，所有G0A电路单元SR(n)对应的栅极线都会开始传递扫描信号G(η)至像素单元20。当第二开启信号U2D为低电平时，第二晶体管Τ2开启。此时，如果扫描信号G(n)和G(n+1)均为低电平，则晶体管T5和T6均会开启，使得控制节点Q(η)与第一固定电压VGH之间形成通路。当时钟信号CK3为低电平时，晶体管T7开启，使得控制节点Q(η)与扫描信号(n-Ι)之间形成通路。如此一来，扫描信号(n-Ι)原先由负载电容Cload维持的低电平将会被第一固定电压VGH充电至高电平。这样，扫描信号的电平将不会影响G0A电路单元的正常级传，降低输出冗余扫描信号脉冲的问题。
[0037]请参阅图4，图4是本发明第二实施例的G0A电路单元SR(η)的电路图。不同于图2的扫描控制模块100，图4的G0A电路单元SR(n)的扫描控制模块800的第五晶体管T5的栅极电性连接前一级G0A电路单