通信协议设置8位为数据位、I位起始位、I位停止位、无奇偶校验位;UART单字节接收单元的输出端包括单字节中断标志输出端和8位并行接收数据输出端。当UART单字节接收单元完成由串行数据转换8位并行数完成后，单字节中断标志输出端的输出信号转为高电平；当UART单字节接收单元进入数据转换状态后，单字节中断标志输出端的输出信号转为低电平。
[0029]FIFO缓冲单元的输入端包括复位信号输入端、接收时钟输入端、单字节中断标志输入端、8位并行接收数据输入端和DSP读信号输入端，输出端包括FIFO满中断信号输出端和缓存控制指令输出端，UART单字节接收单元的单字节中断标志输出端连接FIFO缓冲单元的单字节中断标志输入端，UART单字节接收单元的8位并行接收数据输出端连接FIFO缓冲单元的8位并行接收数据输入端。
[0030]UART单字节发送单元用于将8位并行数据转换为波特率115200、8位数据位、I位起始位、I位停止位、无奇偶校验位的异步串行数据流输出。UART单字节发送单元的输入端包括复位信号输入端、发送时钟输入端、8位并行发送数据输入端、通信协议设置字输入端，输出信号为发送串行数据流。FIFO缓冲单元的缓存控制指令输出端连接UART单字节发送单元的8位并行发送数据输入端，UART单字节发送单元的输出端连接DSP的输入端，UART单字节发送单元的8位并行发送数据输入端还连接DSP的输出端。
[0031]本实用新型还包括电源模块，电源模块包括I片LTM8023芯片、一片TPS70445芯片、两片LTM8023芯片、两片LTM8023芯片、一片LTM8023芯片和6片LTM4613芯片，一片LTM8023芯片和TPS70445芯片分别均与信号处理模块相连，为信号处理模块供电，两片LTM8023芯片分另Ij与配相计算模块相连，为配相计算模块相连，两片LTM8023芯片分别与以太网模块相连，为以太网模块供电，一片LTM8023芯片和6片LTM4613芯片分别与TR组件相连，在本实施例中，TR组件有52个，一片LTM8023芯片和6片LTM4613芯片分别为52个TR组件供电。FPGA内还设置有电源控制模块，电源控制模块与电源模块相连，用于控制各个模块电源的上电和掉电。
[0032]本实用新型在工作时，首先由通信模块接收信号处理机发送的指令并缓存，信号处理模块读取并解析通信模块内部缓存的控制指令，并将解析后的信息发送给配相计算模块，启动配相计算模块进行移相量和幅度衰减量的计算，计算完毕后，配相计算模块将计算结果发送给TR组件控制模块，控制TR组件完成一次配相过程。配相计算模块中移相量和幅度衰减量的计算过程为现有技术，且本实用新型的重点不在于计算过程，故不再赘述。
[0033]如图8所示，当天线阵列单元增加时，采用波控机系统实现波束控制，波控机系统包括若干台波控机，在本实施例中采用三台波控机，第一台波控机的通信模块的输出端连接第二台波控机的通信模块的输入端，第二台波控机的通信模块的输出端连接第三台波控机的通信模块的输入端。信号处理机通过通信模块向第一台波控机发送控制指令，第一台波控机收到控制指令后，立即通过通信模块发送给第二台波控机，以此类推，所有波控机在收到控制指令后，开始进行移相量和幅度衰减量和计算，并将计算结果发送到TR组件控制模块，最后由统一的锁存脉冲输入TR组件，使所有TR组件同时布相，锁存脉冲的产生和锁存脉冲输入TR组件以完成布相的过程为现有技术，不再赘述。当天线阵列单元增加时，采用多台波控机串联的波控机系统进行波束控制，整个系统走线简单，传输速度快，且具有可扩展性，可实现更大型相控阵波束的控制。
【主权项】
1.一种可级联的波控机，其特征在于:包括FPGA模块和信号处理模块，所述FPGA模块包括通信模块、配相计算模块和TR组件控制模块，通信模块的输入端连接信号处理机的输出端，通信模块的输入/输出端连接信号处理模块的输入/输出端，信号处理模块的输出端连接配相计算模块的输入端，配相计算模块的输出端连接TR组件控制模块的输入端，TR组件控制模块控制连接TR组件。2.如权利要求1所述的一种可级联的波控机，其特征在于:所述通信模块采用以太网模块和/或UART模块，以太网模块的输入端连接信号处理机的输出端，以太网模块的输入/输出端连接信号处理模块的输入/输出端，UART模块的输入端连接信号处理机的输出端，UART模块的输入/输出端连接信号处理模块的输入/输出端。3.如权利要求2所述的一种可级联的波控机，其特征在于:UART模块包括UART单字节接收单元、FIFO缓冲单元和UART单字节发送单元，UART单字节接收单元的输入端包括复位信号输入端、接收时钟输入端、接收串行数据流输入端及通信协议设置字输入端，UART单字节接收单元的输出端包括单字节中断标志输出端和8位并行接收数据输出端； FIFO缓冲单元的输入端包括复位信号输入端、接收时钟输入端、单字节中断标志输入端、8位并行接收数据输入端和DSP读信号输入端，输出端包括FIFO满中断信号输出端和缓存控制指令输出端； UART单字节发送单元的输入端包括复位信号输入端、发送时钟输入端、8位并行发送数据输入端和通信协议设置字输入端，输出信号为发送串行数据流； UART单字节接收单元的单字节中断标志输出端连接FIFO缓冲单元的单字节中断标志输入端，UART单字节接收单元的8位并行接收数据输出端连接FIFO缓冲单元的8位并行接收数据输入端，FIFO缓冲单元的缓存控制指令输出端连接UART单字节发送单元的8位并行发送数据输入端，UART单字节发送单元的输出端连接信号处理模块的输入端，UART单字节发送单元的8位并行发送数据输入端还连接信号处理模块的输出端。4.如权利要求1所述的一种可级联的波控机，其特征在于:所述信号处理模块采用DSP，DSP的输入/输出端通过EMIF总线连接通信模块的输入/输出端。5.如权利要求4所述的一种可级联的波控机，其特征在于:还包括电源模块，所述电源模块包括I片LTM8023芯片、一片TPS70445芯片、两片LTM8023芯片、两片LTM8023芯片、一片LTM8023芯片和6片LTM4613芯片，所述I片LTM8023芯片和一片TPS70445芯片分别与信号处理模块相连，两片LTM8023芯片分别与配相计算模块相连，两片LTM8023芯片分别与以太网模块相连，一片LTM8023芯片和6片LTM4613芯片分别与TR组件相连。6.如权利要求5所述的一种可级联的波控机，其特征在于:所述FPGA内还设置有电源控制模块，电源控制模块控制连接电源模块。7.—种利用权利要求1至权利要求6任一项所述的波控机组成的波控机系统，其特征在于:包括η台波控机，其中，第一台波控机的通信模块的输出端连接第二台波控机的通信模块的输入端，第二台波控机的通信模块的输出端连接第三台波控机的通信模块的输入端，以此类推，第η-1台波控机的通信模块的输出端连接第η台波控机的输入端，η=2，3，……。
【专利摘要】本实用新型提供一种可级联的波控机及波控机系统，包括FPGA模块和信号处理模块，FPGA模块包括通信模块、配相计算模块和TR组件控制模块，通信模块的输入端连接信号处理机的输出端，通信模块的输入/输出端连接信号处理模块的输入/输出端，信号处理模块的输出端连接配相计算模块的输入端，配相计算模块的输出端连接TR组件控制模块的输入端，TR组件控制模块控制连接TR组件。本实用新型能够提高波控机的通用性和可扩展能力，使电路结构大大简化。
【IPC分类】G05B19/042
【公开号】CN205193522
【申请号】CN201521025651
【发明人】刘心成, 王江展, 张琳, 陈新峰, 冯武
【申请人】中国电子科技集团公司第二十七研究所
【公开日】2016年4月27日
【申请日】2015年12月12日