1.一种多端口存储器，包括：
存储器单元；
第一字线和第二字线；
第一位线和第二位线；
第一地址端子和第二地址端子；以及
地址控制电路，
其中，所述多端口存储器包括第一操作模式和第二操作模式，
其中，所述第一字线被激活，由此所述存储器单元电耦合到所述第一位线，
其中，所述第二字线被激活，由此所述存储器单元电耦合到所述第二位线，
其中，在所述第一操作模式下，所述地址控制电路基于输入到所述第一地址端子的第一地址信号，执行关于是否激活所述第一字线的控制，并且基于输入到所述第二地址端子的第二地址信号，执行关于是否激活所述第二字线的控制，以及
其中，在所述第二操作模式下，所述地址控制电路基于输入到所述第一地址端子的所述第一地址信号，执行关于是否激活所述第一字线和所述第二字线的控制。
2.根据权利要求1所述的多端口存储器，
其中，所述地址控制电路包括第一地址解码器和第二地址解码器以及第一选择器和第二选择器，
其中，在所述第一操作模式下，输入到所述第一地址端子的所述第一地址信号经由所述第一选择器输入到所述第一地址解码器，由此基于来自所述第一地址解码器的输出，执行关于是否激活所述第一字线的控制，并且输入到所述第二地址端子的所述第二地址信号经由所述第二选择器输入到所述第二地址解码器，由此基于来自所述第二地址解码器的输出，执行关于是否激活所述第二字线的控制，以及
其中，在所述第二操作模式下，输入到所述第一地址端子的所述第一地址信号分别经由所述第一选择器输入到所述第一地址解码器并且经由所述第二选择器输入到所述第二地址解码器，由此基于来自所述第一地址解码器和所述第二地址解码器的输出，执行关于是否激活所述第一字线和所述第二字线的控制。
3.根据权利要求1所述的多端口存储器，
其中，所述地址控制电路包括第一地址解码器和第二地址解码器以及第三选择器和第四选择器，
其中，所述第一地址信号被输入到所述第一地址解码器，
其中，所述第二地址信号被输入到所述第二地址解码器，
其中，基于来自所述第三选择器的输出，执行关于是否激活所述第一字线的控制，
其中，基于来自所述第四选择器的输出，执行关于是否激活所述第二字线的控制，
其中，在所述第一操作模式下，所述第三选择器选择并且输出来自所述第一地址解码器的输出，所述第四选择器选择并且输出来自所述第二地址解码器的输出，以及
其中，在所述第二操作模式下，所述第三选择器和所述第四选择器二者选择并且输出来自所述第一地址解码器的输出。
4.根据权利要求1所述的多端口存储器，
其中，所述地址控制电路包括第一地址解码器和第二地址解码器、以及第一有效强制电路和第二有效强制电路，所述第一有效强制电路和所述第二有效强制电路被配置为，使得所述第一有效强制电路执行关于来自所述第一地址解码器的输出是否被强制地有效的控制，并且所述第二有效强制电路执行关于来自所述第二地址解码器的输出是否被强制地有效的控制，
其中，所述第一地址信号被输入到所述第一地址解码器，
其中，所述第二地址信号被输入到所述第二地址解码器，
其中，基于来自所述第一有效强制电路的输出，执行关于是否激活所述第一字线的控制，
其中，基于来自所述第二有效强制电路的输出，执行关于是否激活所述第二字线的控制，
其中，在所述第一操作模式下，所述第一有效强制电路将来自所述第一地址解码器的输出原样地输出，而不强制地有效所述输出，所述第二有效强制电路将来自所述第二地址解码器的输出原样地输出，而不强制地有效所述输出，以及
其中，在所述第二操作模式下，所述第二有效强制电路强制地有效并且输出来自所述第二地址解码器的输出。
5.根据权利要求2所述的多端口存储器，还包括：
第一字驱动器和第二字驱动器，所述第一字驱动器和所述第二字驱动器分别驱动所述第一字线和所述第二字线；
第一时钟生成器和第二时钟生成器；
第一时钟选择器和第二时钟选择器；以及
第一时钟端子、第二时钟端子和第三时钟端子，
其中，所述第一时钟选择器从通过所述第一时钟端子输入的第一时钟信号和通过所述第三时钟端子输入的第三时钟信号中选择一个时钟信号，并且将如此选择的所述时钟信号供应到所述第一时钟生成器，
其中，所述第二时钟选择器从所述第三时钟信号和通过所述第二时钟端子输入的第二时钟信号中选择一个时钟信号，并且将如此选择的所述时钟信号供应到所述第二时钟生成器，
其中，所述第一时钟生成器将第一字线激活脉冲供应到所述第一字驱动器，所述第一字线激活脉冲给出激活所述第一字线的定时，
其中，所述第二时钟生成器将第二字线激活脉冲供应到所述第二字驱动器，所述第二字线激活脉冲给出激活所述第二字线的定时，
其中，在所述第一操作模式下，所述第一时钟选择器选择所述第一时钟信号并且将所述第一时钟信号供应到所述第一时钟生成器，所述第二时钟选择器选择所述第二时钟信号并且将所述第二时钟信号供应到所述第二时钟生成器，
其中，在所述第二操作模式下，
分别地，所述第一时钟选择器选择所述第三时钟信号并且将所述第三时钟信号供应到所述第一时钟生成器，所述第二时钟选择器选择所述第三时钟信号并且将所述第三时钟信号供应到所述第二时钟生成器，以及
所述第二时钟生成器生成第二字线激活脉冲，所述第二字线激活脉冲给出比所述第一时钟生成器激活所述第一字线的定时早地激活所述第二字线并且比所述第一时钟生成器去激活所述第一字线的定时晚地去激活所述第二字线的定时，并且所述第二时钟生成器将如此生成的所述脉冲供应到所述第二字驱动器。
6.根据权利要求5所述的多端口存储器，
其中，所述多端口存储器是双端口存储器并且还包括：
操作模式控制端子；以及
第一端口使能端子和第二端口使能端子，
其中，基于通过所述操作模式控制端子输入的操作模式控制信号，关于所述多端口存储器是在所述第一操作模式下操作还是在所述第二操作模式下操作，对所述多端口存储器进行控制，
其中，当所述多端口存储器在所述第一操作模式下操作时，
在通过所述第一端口使能端子输入的第一端口使能信号被有效的条件下，所述地址控制电路基于所述第一地址信号，执行所述第一字线的控制，所述第一时钟选择器选择所述第一时钟信号并且将所述第一时钟信号供应到所述第一时钟生成器，以及
在通过所述第二端口使能端子输入的第二端口使能信号被有效的条件下，所述地址控制电路基于所述第二地址信号，执行所述第二字线的控制，所述第二时钟选择器选择所述第二时钟信号并且将所述第二时钟信号供应到所述第二时钟生成器，以及
其中，当所述多端口存储器在所述第二操作模式下操作时，
在通过所述第一端口使能端子输入的所述第一端口使能信号被有效并且通过所述第二端口使能端子输入的所述第二端口使能信号被无效的条件下，所述地址控制电路基于所述第一地址信号，执行关于是否激活所述第一字线和所述第二字线的控制，所述第二时钟生成器生成第二字线激活脉冲，所述第二字线激活脉冲给出比所述第一时钟生成器激活所述第一字线的定时早地激活所述第二字线并且比所述第一时钟生成器去激活所述第一字线的定时晚地去激活所述第二字线的定时，并且所述第二时钟生成器将如此生成的所述第二字线激活脉冲供应到所述第二字驱动器，以及
在所述第二端口使能信号被有效并且所述第一端口使能信号被无效的条件下，所述地址控制电路基于所述第二地址信号，执行关于是否激活所述第一字线和所述第二字线的控制，所述第一时钟生成器生成第一字线激活脉冲，所述第一字线激活脉冲给出比所述第二时钟生成器激活所述第二字线的定时早地激活所述第一字线并且比所述第二时钟生成器去激活所述第二字线的定时晚地去激活所述第一字线的定时，并且所述第一时钟生成器将如此生成的所述第一字线激活脉冲供应到所述第一字驱动器。
7.根据权利要求2所述的多端口存储器，还包括：
第一字驱动器和第二字驱动器，所述第一字驱动器和所述第二字驱动器分别驱动所述第一字线和所述第二字线；
第一时钟生成器和第二时钟生成器；
第一时钟选择器和第二时钟选择器；以及
第一时钟端子和第二时钟端子，
其中，所述第一时钟选择器从通过所述第一时钟端子输入的第一时钟信号和通过所述第二时钟端子输入的第二时钟信号中选择一个时钟信号，并且将如此选择的所述时钟信号供应到所述第一时钟生成器，所述第二时钟选择器从所述第一时钟信号和所述第二时钟信号中选择一个时钟信号，并且将如此选择的所述时钟信号供应到所述第二时钟生成器，
其中，所述第一时钟生成器将第一字线激活脉冲供应到所述第一字驱动器，所述第一字线激活脉冲给出激活所述第一字线的定时，
其中，所述第二时钟生成器将第二字线激活脉冲供应到所述第二字驱动器，所述第二字线激活脉冲给出激活所述第二字线的定时，
其中，在所述第一操作模式下，所述第一时钟选择器选择所述第一时钟信号并且将所述第一时钟信号供应到所述第一时钟生成器，所述第二时钟选择器选择所述第二时钟信号并且将所述第二时钟信号供应到所述第二时钟生成器，
其中，在所述第二操作模式下，
所述第一时钟选择器和所述第二时钟选择器选择所述第一时钟信号并且将所述第一时钟信号分别供应到所述第一时钟生成器和所述第二时钟生成器，以及
所述第二时钟生成器生成第二字线激活脉冲，所述第二字线激活脉冲给出比所述第一时钟生成器激活所述第一字线的定时早地激活所述第二字线并且比所述第一时钟生成器去激活所述第一字线的定时晚地去激活所述第二字线的定时，并且所述第二时钟生成器将如此生成的所述第二字线激活脉冲供应到所述第二字驱动器。
8.根据权利要求1所述的多端口存储器，还包括：
操作模式控制端子；以及
第一端口使能端子和第二端口使能端子，
其中，基于通过所述操作模式控制端子输入的操作模式控制信号，关于所述多端口存储器是在所述第一操作模式下操作还是在所述第二操作模式下操作，对所述多端口存储器进行控制，
其中，当所述多端口存储器在所述第一操作模式下操作时，
在通过所述第一端口使能端子输入的第一端口使能信号被有效的条件下，所述地址控制电路基于所述第一地址信号来执行所述第一字线的控制，以及
在通过所述第二端口使能端子输入的第二端口使能信号被有效的条件下，所述地址控制电路基于所述第二地址信号来执行所述第二字线的控制，
其中，当所述多端口存储器在所述第二操作模式下操作时，
在通过所述第一端口使能端子输入的所述第一端口使能信号被有效并且通过所述第二端口使能端子输入的所述第二端口使能信号被无效的条件下，所述地址控制电路基于所述第一地址信号来激活所述第一字线和所述第二字线，以及
在所述第二端口使能信号被有效并且所述第一端口使能信号被无效的条件下，所述地址控制电路基于所述第二地址信号来激活所述第一字线和所述第二字线。
9.一种半导体装置，包括：
根据权利要求1所述的多端口存储器，
其中，所述多端口存储器安装在单一半导体衬底上。
10.一种半导体装置，包括：
根据权利要求8所述的多端口存储器；以及
第一中央处理单元和第二中央处理单元，
其中，所述多端口存储器以及所述第一中央处理单元和所述第二中央处理单元安装在单一半导体衬底上，
其中，从所述第一中央处理单元向所述多端口存储器的所述第一地址端子、所述第一时钟端子和所述第一端口使能端子分别供应第一地址信号、第一时钟信号和第一端口使能信号，以及
其中，从所述第二中央处理单元向所述多端口存储器的所述第二地址端子、所述第二时钟端子和所述第二端口使能端子分别供应第二地址信号、第二时钟信号和第二端口使能信号。
11.一种存储器宏单元，所述存储器宏单元被包括在半导体集成电路设计装置中的库中并且提供多端口存储器的设计资产，
其中，所述多端口存储器包括存储器单元、第一字线和第二字线、第一位线和第二位线、第一地址端子和第二地址端子、以及地址控制电路，并且包括第一操作模式和第二操作模式，
其中，所述第一字线被激活，由此所述存储器单元电耦合到所述第一位线，
其中，所述第二字线被激活，由此所述存储器单元电耦合到所述第二位线，
其中，在所述第一操作模式下，所述地址控制电路基于输入到所述第一地址端子的第一地址信号，执行关于是否激活所述第一字线的控制，并且基于输入到所述第二地址端子的第二地址信号，执行关于是否激活所述第二字线的控制，以及
其中，在所述第二操作模式下，所述地址控制电路基于输入所述第一地址端子的所述第一地址信号，执行关于是否激活所述第一字线和所述第二字线的控制。
12.根据权利要求11所述的存储器宏单元，
其中，所述地址控制电路包括第一地址解码器和第二地址解码器以及第一选择器和第二选择器，
其中，在所述第一操作模式下，输入到所述第一地址端子的所述第一地址信号经由所述第一选择器输入到所述第一地址解码器，并且基于来自所述第一地址解码器的输出，执行关于是否激活所述第一字线的控制，输入到所述第二地址端子的所述第二地址信号经由所述第二选择器输入到所述第二地址解码器，并且基于来自所述第二地址解码器的输出，执行关于是否激活所述第二字线的控制，
其中，在所述第二操作模式下，输入到所述第一地址端子的所述第一地址信号分别经由所述第一选择器输入到所述第一地址解码器并且经由所述第二选择器输入到所述第二地址解码器，并且基于来自所述第一地址解码器和所述第二地址解码器的输出，执行关于是否激活所述第一字线和所述第二字线的控制。
13.根据权利要求11所述的存储器宏单元，
其中，所述地址控制电路包括第一地址解码器和第二地址解码器、以及第三选择器和第四选择器，
其中，所述第一地址信号被输入到所述第一地址解码器，
其中，所述第二地址信号被输入到所述第二地址解码器，
其中，基于来自所述第三选择器的输出，执行关于是否激活所述第一字线的控制，
其中，基于来自所述第四选择器的输出，执行关于是否激活所述第二字线的控制，
其中，在所述第一操作模式下，所述第三选择器选择并且输出来自所述第一地址解码器的输出，所述第四选择器选择并且输出来自所述第二地址解码器的输出，以及
其中，在所述第二操作模式下，所述第三选择器和所述第四选择器二者选择并且输出来自所述第一地址解码器的输出。
14.根据权利要求11所述的存储器宏单元，
其中，所述地址控制电路包括第一地址解码器和第二地址解码器、以及第一有效强制电路和第二有效强制电路，所述第一有效强制电路和所述第二有效强制电路被配置为，使得所述第一有效强制电路执行关于来自所述第一地址解码器的输出是否被强制地有效的控制并且所述第二有效强制电路执行关于来自所述第二地址解码器的输出是否被强制地有效的控制，
其中，所述第一地址信号被输入到所述第一地址解码器，
其中，所述第二地址信号被输入到所述第二地址解码器，
其中，基于来自所述第一有效强制电路的输出，执行关于是否激活所述第一字线的控制，
其中，基于来自所述第二有效强制电路的输出，执行关于是否激活所述第二字线的控制，
其中，在所述第一操作模式下，所述第一有效强制电路将来自所述第一地址解码器的输出原样地输出，而不强制有效，所述第二有效强制电路将来自所述第二地址解码器的输出原样地输出，而不强制有效，以及
其中，在所述第二操作模式下，所述第二有效强制电路强制地有效并且输出来自所述第二地址解码器的输出。
15.根据权利要求12所述的存储器宏单元，
其中，所述多端口存储器还包括分别驱动所述第一字线和所述第二字线的第一字驱动器和第二字驱动器、第一时钟生成器和第二时钟生成器、第一时钟选择器和第二时钟选择器、以及第一时钟端子、第二时钟端子和第三时钟端子，
其中，所述第一时钟选择器从通过所述第一时钟端子输入的第一时钟信号和通过所述第三时钟端子输入的第三时钟信号中选择一个时钟信号，并且将如此选择的所述时钟信号供应到所述第一时钟生成器，
其中，所述第二时钟选择器从所述第三时钟信号和通过所述第二时钟端子输入的第二时钟信号中选择一个时钟信号，并且将如此选择的所述时钟信号供应到所述第二时钟生成器，
其中，所述第一时钟生成器将第一字线激活脉冲供应到所述第一字驱动器，所述第一字线激活脉冲给出激活所述第一字线的定时，
其中，所述第二时钟生成器将第二字线激活脉冲供应到所述第二字驱动器，所述第二字线激活脉冲给出激活所述第二字线的定时，
其中，在所述第一操作模式下，所述第一时钟选择器选择所述第一时钟信号并且将所述第一时钟信号供应到所述第一时钟生成器，所述第二时钟选择器选择所述第二时钟信号并且将所述第二时钟信号供应到所述第二时钟生成器，
其中，在所述第二操作模式下，
所述第一时钟选择器和所述第二时钟选择器选择所述第三时钟信号并且将所述第三时钟信号分别供应到所述第一时钟生成器和所述第二时钟生成器，以及
所述第二时钟生成器生成第二字线激活脉冲，所述第二字线激活脉冲给出比所述第一时钟生成器激活所述第一字线的定时早地激活所述第二字线并且比所述第一时钟生成器去激活所述第一字线的定时晚地去激活所述第二字线的定时，并且所述第二时钟生成器将如此生成的所述第二字线激活脉冲供应到所述第二字驱动器。
16.根据权利要求15所述的存储器宏单元，
其中，所述多端口存储器是双端口存储器，并且还包括操作模式控制端子以及第一端口使能端子和第二端口使能端子，
其中，基于通过所述操作模式控制端子输入的操作模式控制信号，关于所述多端口存储器是在所述第一操作模式下还是在所述第二操作模式下操作，对所述多端口存储器进行控制，
其中，当所述多端口存储器在所述第一操作模式下操作时，
在通过所述第一端口使能端子输入的第一端口使能信号被有效的条件下，所述地址控制电路基于所述第一地址信号，执行所述第一字线的控制，所述第一时钟选择器选择所述第一时钟信号并且将所述第一时钟信号供应到所述第一时钟生成器，以及
在通过所述第二端口使能端子输入的第二端口使能信号被有效的条件下，所述地址控制电路基于所述第二地址信号，执行所述第二字线的控制，所述第二时钟选择器选择所述第二时钟信号并且将所述第二时钟信号供应到所述第二时钟生成器，
其中，当所述多端口存储器在所述第二操作模式下操作时，
在通过所述第一端口使能端子输入的所述第一端口使能信号被有效并且通过所述第二端口使能端子输入的所述第二端口使能信号被无效的条件下，所述地址控制电路基于所述第一地址信号，执行关于是否激活所述第一字线和所述第二字线的控制，所述第二时钟生成器生成第二字线激活脉冲，所述第二字线激活脉冲给出比所述第一时钟生成器激活所述第一字线的定时早地激活所述第二字线并且比所述第一时钟生成器去激活所述第一字线的定时晚地去激活所述第二字线的定时，并且所述第二时钟生成器将如此生成的所述第二字线激活脉冲供应到所述第二字驱动器，以及
在所述第二端口使能信号被有效并且所述第一端口使能信号被无效的条件下，所述地址控制电路基于所述第二地址信号，执行关于是否激活所述第一字线和所述第二字线的控制，所述第一时钟生成器生成第一字线激活脉冲，所述第一字线激活脉冲给出比所述第二时钟生成器激活所述第二字线的定时早地激活所述第一字线并且比所述第二时钟生成器去激活所述第二字线的定时晚地去激活所述第一字线的定时，并且所述第一时钟生成器将如此生成的所述第一字线激活脉冲供应到所述第一字驱动器。
17.根据权利要求12所述的存储器宏单元，
其中，所述多端口存储器还包括分别驱动所述第一字线和所述第二字线的第一字驱动器和第二字驱动器、第一时钟生成器和第二时钟生成器、第一时钟选择器和第二时钟选择器、以及第一时钟端子和第二时钟端子，
其中，所述第一时钟选择器从通过所述第一时钟端子输入的第一时钟信号和通过所述第二时钟端子输入的第二时钟信号中选择一个时钟信号，并且将如此选择的所述时钟信号供应到所述第一时钟生成器，所述第二时钟选择器从所述第一时钟信号和所述第二时钟信号中选择一个时钟信号，并且将如此选择的所述时钟信号供应到所述第二时钟生成器，
其中，所述第一时钟生成器将第一字线激活脉冲供应到所述第一字驱动器，所述第一字线激活脉冲给出激活所述第一字线的定时，
其中，所述第二时钟生成器将第二字线激活脉冲供应到所述第二字驱动器，所述第二字线激活脉冲给出激活所述第二字线的定时，
其中，在所述第一操作模式下，所述第一时钟选择器选择所述第一时钟信号并且将所述第一时钟信号供应到所述第一时钟生成器，所述第二时钟选择器选择所述第二时钟信号并且将所述第二时钟信号供应到所述第二时钟生成器，以及
其中，在所述第二操作模式下，
所述第一时钟选择器和所述第二时钟选择器选择所述第一时钟信号并且将所述第一时钟信号分别供应到所述第一时钟生成器和所述第二时钟生成器，以及
所述第二时钟生成器生成第二字线激活脉冲，所述第二字线激活脉冲给出比所述第一时钟生成器激活所述第一字线的定时早地激活所述第二字线并且比所述第一时钟生成器去激活所述第一字线的定时晚地去激活所述第二字线的定时，并且所述第二时钟生成器将如此生成的所述第二字线激活脉冲供应到所述第二字驱动器。
18.根据权利要求11所述的存储器宏单元，
其中，所述多端口存储器还包括操作模式控制端子、以及第一端口使能端子和第二端口使能端子，
其中，基于通过所述操作模式控制端子输入的操作模式控制信号，关于所述多端口存储器是在所述第一操作模式下还是在所述第二操作模式下操作，对所述多端口存储器进行控制，
其中，当所述多端口存储器在所述第一操作模式下操作时，
在通过所述第一端口使能端子输入的第一端口使能信号被有效的条件下，所述地址控制电路基于所述第一地址信号来执行所述第一字线的控制，以及
在通过所述第二端口使能端子输入的第二端口使能信号被有效的条件下，所述地址控制电路基于所述第二地址信号来执行所述第二字线的控制，
其中，当所述多端口存储器在所述第二操作模式下操作时，
在通过所述第一端口使能端子输入的所述第一端口使能信号被有效并且通过所述第二端口使能端子输入的所述第二端口使能信号被无效的条件下，所述地址控制电路基于所述第一地址信号来激活所述第一字线和所述第二字线，以及
在所述第二端口使能信号被有效并且所述第一端口使能信号被无效的条件下，所述地址控制电路基于所述第二地址信号来激活所述第一字线和所述第二字线。
19.根据权利要求11所述的存储器宏单元，其中，所述库还包括多个标准单元，并且包括已经以比所述标准单元的元件密度高的元件密度布局的所述多端口存储器的布局信息。