存储阵列中的存储单元200采用列选通管(第一列选通管202和第二列选通管203)、列译码器204和行译码器201等连接在一起，并通过对列选通管、列译码器204和行译码器201等器件模块的控制完成对存储单元200的选通、移位和读写操作，减少整个存储阵列的功耗，同时也提升了存储容量。
[0088]为了更好地理解本发明实施例提供的存储阵列，以下对所述存储阵列的存储单元选中、移位操作，读操作和写操作进行简单地分析说明:
[0089]请参考图3，图3为本发明实施例提供的存储阵列进行选通移位操作的示意图；其中，图3所示存储阵列中存储单元、晶体管以及各功能模块之间的连接关系和功能可参考上述如图2所示的存储阵列，此处不再具体阐述。
[0090]该实施方式中，通过对阴阳总线、行译码器201、第一列选通管I的控制来选中目标轨道，如图3所示，选中阳极总线、选中字线WL1，将脉冲信号灌进线BL1，可实现对图3中虚线框所示的目标轨道(半U轨道)的选中和移位。
[0091]可以理解的是，可以通过对阴极总线端口(即顶部端口 20)和阳极总线端口(即顶部端口 30)的输入电压的控制，实现对所述阳极总线的选中；由于所述行译码器201的功能是从很多根字线中选中其中一根，比如需要选中WL1，则抬高WLl的电压；由于读写控制模块208用于将所述使存储单元200中数据进行移位操作的移位信号输入所述第一列选通管202，即第一列选通管202是移位信号灌入的途径，以使所述第一列选通管202将脉冲移位信号灌进BLl，从而实现对目标轨道(半U轨道)的选中和移位操作。
[0092]请参考图4，图4为本发明实施例提供的存储阵列进行写操作的示意图；其中，图4所示存储阵列中存储单元、晶体管以及各功能模块之间的连接关系和功能可参考上述如图2所示的存储阵列，此处不再具体阐述。
[0093]其中，本发明实施例中，对于读写装置23的选通，可以采用lTxR/W结构，即一个晶体管(T)连接多个读写装置(R/W)，如以图4为例，所述x=2。
[0094]该实施方式中，在选中目标轨道后(如图3选中半U轨道后)，通过对所述行译码器201与第二列选通管203的控制，选中目标轨道所对应的读写装置23，通过写驱动模块205实现对目标轨道的写操作。
[0095]可以理解的是，假设所述第二端口 b与所述第一晶体管B的源极端连接，所述第一晶体管B的栅极端与所述行译码器201连接，所述第一晶体管B漏极端连接至所述写驱动模块205 ;在该实施方式下，所述行译码器201选中与所述第一晶体管B的栅极端相连的字线，并配合利用第二列选通管203选中目标轨道所对应的读写装置23，同时，写驱动模块205向选中的读写装置23的第一端口 a和第二端口 b提供电压，使得所述第一端口 a上的电压与所述第二端口 b上的电压存在电压差，通过所述电压差向选中的读写装置23写入正电压信号或负电压信号，从而实现对目标轨道的写操作。
[0096]另容易想到的是，若所述第二端口b与所述第一晶体管B的漏极端连接，所述第一晶体管B的栅极端与所述行译码器201连接，所述第一晶体管B源极端连接至所述写驱动模块205，对目标轨道的写操作控制可参考上述过程，此处不再具体阐述。
[0097]请参考图5，图5为本发明实施例提供的存储阵列进行读操作的示意图；其中，图5所示存储阵列中存储单元、晶体管以及各功能模块之间的连接关系和功能可参考上述如图2所示的存储阵列，此处不再具体阐述。
[0098]同上，对于读写装置23的选通，可以采用lTxR/W结构，即一个晶体管(T)连接多个读写装置(R/W)，如以图5为例，所述x=2。
[0099]该实施方式中，在选中目标轨道后(如图3选中半U轨道后)，通过对所述行译码器201与第二列选通管203的控制，选中目标轨道所对应的读写装置23，通过灵敏放大器(SP放大模块206)实现对目标轨道的读操作。
[0100]可以理解的是，假设所述第二端口 b与所述第一晶体管B的源极端连接，所述第一晶体管B的栅极端与所述行译码器201连接，所述第一晶体管B漏极端连接至所述写驱动模块205 ;在该实施方式下，所述行译码器201选中与所述第一晶体管B的栅极端相连的字线，并配合利用第二列选通管203选中目标轨道所对应的读写装置23，同时，当进行读操作时，针对于选中的读写装置23,放大模块206对读出的电信号进行放大；由于放大模块206与缓存区207相连，每一位数据被读出后被存入缓存区207。
[0101]另容易想到的是，若所述第二端口b与所述第一晶体管B的漏极端连接，所述第一晶体管B的栅极端与所述行译码器201连接，所述第一晶体管B源极端连接至所述写驱动模块205，对目标轨道的读操作控制可参考上述过程，此处不再具体阐述。
[0102]应该理解的是，图3至图5中所示存储阵列,仅以阵列中包含4个存储单元200为例，对存储阵列进行选通移位操作、写操作和读操作进行分析说明，但不构成对本发明的限定。
[0103]容易想到的是，图3至图5中所示的第一晶体管B、第二晶体管C和第三晶体管D亦可替换为与之功能类似的晶体三极管，而替换的晶体三极管的各端口与其它器件的连接方式，与第一晶体管B、第二晶体管C和第三晶体管D类似，此处不再详述。
[0104]由上述可知，本发明实施例提供了一种存储阵列具有以下优点:所述存储阵列中的存储单元200采用列选通管(第一列选通管202和第二列选通管203)、列译码器204和行译码器201等连接在一起，并通过对列选通管、列译码器204和行译码器201等器件模块的控制完成对存储单元200的选通、移位和读写操作，减少整个存储阵列的功耗，同时也提升了存储容量。
[0105]为便于更好的实施本发明实施例提供的存储阵列，本发明实施例还提供一种基于上述存储阵列的存储器及所述存储阵列的控制方法。其中名词的含义与上述存储阵列中相同，具体实现细节可以参考存储阵列实施例中的说明。
[0106]请参考图6，图6为本发明实施例提供一种存储器600的结构示意图；所述存储器600包括存储阵列601，其中，所述存储阵列601可参考如图2所示存储阵列进行设置，所述存储阵列601可包括:
[0107]两个以上存储单元200、与所述两个以上存储单元200连接的行译码器201、与所述两个以上存储单元200连接的第一列选通管202和第二列选通管203、与所述第一列选通管202和所述第二列选通管203连接的列译码器204 ;所述列译码器204分别控制第一列选通管202和第二列选通管203、多个开关管，其中，所述多个开关管包括第一开关管B、第二开关管C和第三开关管D ；
[0108]所述存储单元200包括磁性轨道，所述磁性轨道包括第一存储区域21、第二存储区域22、以及设置于所述磁性轨道底部的读写装置23，，所述第一存储区域21的顶部端口20与阴极总线相连，所述第二存储区域22的顶部端口 30与阳极总线相连，其中，所述读写装置23包括第一端口 a和第二端口 b，所述第一存储区域21底部设置有第三端口 C，所述第二存储区域22底部设置有第四端口 d;
[0109]对于一个所述存储单元200，所述第一端口 a与所述第二列选通管203相连，所述第二端口 b通过所述第一开关管B与所述行译码器201相连，所述第三端口 c通过所述第二开关管C连接至所述第一列选通管202和所述行译码器201，所述第四端口 d通过所述第三开关管D连接至所述第一列选通管202和所述行译码器201。
[0110]可以理解的是，所述存储单元200中的磁性轨道可以为U型磁性轨道，每个所述U型磁性轨道包括第一存储区域21和第二存储区域22、设置于所述U型磁性轨道底部的读写装置23，其中，所述读写装置23可以完成可读可写的功能。
[0111]另容易想到的是，所述存储单元200适用于U型存储单元中读写装置是一个集成的可读可写的读/写装置的存储单元，本发明对所述存储单元200的结构设置仅为举例说明，并不构成对本发明的限定。
[0112]通过对所述阴极总线、所述阳极总线以及所述行译码器201与第一列选通管202的控制，选通进行操作的存储单元200和输入使存储单元200中数据进行移位操作的移位信号;
[0113]通过对所述行译码器201与第二列选通管203的控制，选通进行操作的存储单元200的读写装置23和输入对存储单元200中数据进行读写操作的读写信号。
[0114]由上述可知，本发明实施例提供了一种存储器，所述存储器包括存储阵列，其中，所述存储阵列中的存储单元200采用列选通管(第一列选通管202和第二列选通管203)、列译码器204和行译码器201等连接在一起，并通过对列选通管、列译码器204和行译码器201等器件模块的控制完成对存储单元200的选通、移位和读写操作，减少整个存储阵列的功耗，同时也提升了存储容量。
[0115]进一步地，如图2所示存储阵列，该存储阵列还可以包括:
[0116]写驱动模块205、放大模块206 (即为灵敏放大器)、与所述写驱动模块205、放大模块206以及第二列选通管203相连的缓存区207，其中，所述第二列选通管203与所述写驱动模块205和所述放大模块206也相连。
[0117]优选地，如图2所示存储阵列，所述开关管可以为MOS结构的晶体管，其中，所述第一开关管为第一晶体管B，所述第二开关管为第二晶体管C，所述第三开关管为第三晶体管D ；
[0118]如图2所示存储阵列，在本发明一些实施例中，对于每一个存储单元200，所述第二端口 b与所述第一晶体管B的源极端连接，所述第一晶体管B的栅极端与所述行译码器201连接，所述第一晶体管B漏极端连接至所述写驱动模块205，或者，所述第二端口 b与所述第一晶体管B的漏极端连接，所述第一晶体管B的栅极端与所述行译码器201连接，所述第一晶体管B的源极端连接至所述写驱动模块205。
[0119]如图2所示存储阵列，对于每一个存储单元200，所述第三端口 c与第二晶体管C的源极端连接，所述第二晶体管C的栅极端与所述行译码器201连接，所述第二晶体管C漏极端连接至所述第一列选通管202 ;所述第四端口 d与第三晶体管D的源极端连接，所述第三晶体管D的栅极端与所述行译码器201连接，所述第三晶体管D漏极端连接至所述第一列选通管202，或者，所述第三端口 c与第二晶体管C的漏极端连接，所述第二晶体管C的栅极端与所述行译码器201连接，